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Da express ˜ao 5.34 pode-se deduzir que quanto maiores as resist ˆencias, RDS,N e

RDS,P, menor ´e∆Veq.

Levando em considerac¸ ˜ao as relac¸ ˜oes apresentadas anteriormente e atrav ´es de simulac¸ ˜oes el ´etricas s ˜ao obtidas as dimens ˜oes dos transistores tipo-P e tipo-N. As dimens ˜oes dos transistores, a resist ˆenciaRDS,eqe a capacit ˆancia m ´axima a ser carre-

gada,CH, s ˜ao listados na tabela5.5

Tabela 5.5: Dimens ˜oes dos transistores das chaves do OTA

Bloco WP LP WN LN RDS,eq CH

[µm] [µm] [µm] [µm] [Ω] [pF ] Chaves 47, 25 0, 18 12, 6 0, 18 113 8

5.3

Projeto do Comparador do Quantizador

Uma topologia din ˆamica ´e escolhida para projetar os comparadores devido a sua ve- locidade. Os problemas destas topologias s ˜ao a alta tens ˜ao de of f set e o ru´ıdo de kickback [1]. A alta tens ˜ao de of f set pode ser solucionada utilizando t ´ecnicas de Auto − Zero [1] [41] e o ru´ıdo kickback pode ser solucionado com um est ´agio de pre-amplificac¸ ˜ao[1]. ´E por isto que ´e escolhido um comparador chaveado com cance- lamento da tens ˜ao de offset e com um Latch na sa´ıda, sendo sua vers ˜ao diferencial mostrada na figura5.11.

As fases Φ1, Φ2, Φ1d e Φ2d foram mostradas na figura 3.12. A estrutura mostrada na

figura 5.11 baseia-se em [7] e [1], trabalha em duas fases e pode ser explicada utili- zando a estrutura _{single − ended da figura}5.12. Na primeira fase, tamb ´em chamada de amostragem [7], as chaves controladas por Φ2 e Φ2d s ˜ao fechadas fazendo que o

sinal de entrada e a tens ˜ao de Of f set de entrada sejam armazenadas nos capaci- tores entrada. Na segunda fase, tamb ´em chamada fase de comparac¸ ˜ao, as chaves

5.3 Projeto do Comparador do Quantizador 81

Figura 5.11: Topologia de um comparador chaveado com cancelamento de offset

controladas por Φ1 e Φ1d s ˜ao fechadas e a diferenc¸a entre a tens ˜ao armazenada no

capacitor de entrada e a tens ˜aoVREF H < nq > seja amplificada pelo comparador C0.

Figura 5.12: Fases do comparador chaveado com t ´ecnica de cancelamento de offset

Na comparac¸ ˜ao as duas sa´ıdas doLatch v ˜ao para V DD. Na fase de amostragem as sa´ıdas doLatch s ˜ao complementares e v ˜ao para V DD ou GN D dependendo do valor do sinal de entrada.

O primeiro par ˆametro a projetar ser ´a a capacit ˆancia de amostragem do comparador, Ccomp. Para determinar o valor deCcompser ´a utilizada a equac¸ ˜ao de carga do capacitor

para a fase de amostragem, onde o capacitor ´e carregado na tens ˜aoVin.

VCcomp = Vin(1 − e −t

RDS,eqCcomp_{) (5.35)}

TS/2, mas neste caso ser ´a escolhido um tempo igual a TS/10. Desta forma a capa-

cit ˆanciaCcomp pode ser calculada utilizando a express ˜ao da equac¸ ˜ao5.36.

Ccomp < −TS

/6 RDS,eqln(erro)

(5.36) Na equac¸ ˜ao5.36, o erro ´e a diferenc¸a entre a tens ˜ao de entrada, Vin, e a tens ˜ao de

carga, VCcomp. Para um erro = 1e

−6 _{e uma resist ˆencia R}

DS,eq = 113Ω, a capacit ˆancia

Ccomp deve ser menor que 16pF . Para este projeto ser ´a escolhida uma capacit ˆancia

de0, 5pF , para diminuir a carga equivalente referida na sa´ıda do comparador.

A principal especificac¸ ˜ao do quantizador ´e o ru´ıdo de quantizac¸ ˜ao eq. O valor do

ru´ıdo de quantizac¸ ˜ao ´e igual a VF S/2n+1, onde n ´e o n ´umero de bits do quantiza-

dor. O ru´ıdo de quantizac¸ ˜ao ´e composto pelo erro das tens ˜oes de refer ˆencias devido ao descasamento dos resistores, ∆Vmis, e pela tens ˜ao de of f set dos comparadores,

Vof f,Comp. O ∆Vmis depende do tipo de resistor que ´e escolhido para a rede resis-

tiva e ser ´a obtido atrav ´es de simulac¸ ˜oes de Monte-Carlo. Neste projeto ser ´a utilizada uma resist ˆencia RR Poly-Silicio pois eles apresentam a maior resist ˆencia por ´area na tecnologia,1600Ω/quadrado.

5.3.1

Projeto do OTA do Comparador

O par diferencial com transistores de carga em configurac¸ ˜ao de diodo da figura 5.13

ser ´a utilizado como o OTA do comparador din ˆamico da figura5.11. Esta arquitetura foi escolhida pelo seu baixo consumo de pot ˆencia e pela velocidade na comparac¸ ˜ao.

Figura 5.13: Esquem ´atico do Comparador

5.3 Projeto do Comparador do Quantizador 83

fase como amplificador (lac¸o fechado). Na fase de lac¸o aberto deve-se garantir que o tempo de setup do OTA do comparador, tstb, fixado em TS/3, seja menor que a

constante de tempo do OTA,τ = 2π/f−3dB,C, ondef−3dB,C ´e a frequ ˆencia de corte do

comparador. Neste casof−3dB,C deve ser menor do que3, 76M Hz.

Na fase de lac¸o fechado, a frequ ˆencia de ganho unit ´ario do OTA do comparador,fT,C, ´e

determinado pela equac¸ ˜ao4.22. Para o caso do comparador, βf = 1 e o erro = 1e−6,

portanto, fT,C deve ser maior do que 14M Hz. Para obter as express ˜oes de f−3dB,C

e fT,C ser ´a realizada uma an ´alise AC do OTA utilizando o modelo em pequeno sinal

mostrado na figura5.14.

A func¸ ˜ao de transfer ˆencia obtida do modelo em pequeno sinais ´e mostrado na equac¸ ˜ao

5.37: VOU T VIN = −gm1(RDS,P 1//RDS,N 3//(1/gm3))[1 − sCGD1/gm1] 1 + s(CGD1+ CGS3+ CL)RDS,P 1//RDS,N 3//(1/gm3) (5.37)

Figura 5.14: Modelo em pequeno sinal do Comparador Completamente Diferencial

Da equac¸ ˜ao 5.37 podem ser obtidos w−3dB,C = 2πf−3dB,C, wT,C = 2πfT,C e o ganho

DC, AO,C, expressos em5.38,5.39e5.40respectivamente.

w−3dB,C = 1 (CGD1+ CGS3+ CL)RDS,P 1//RDS,N 3//(1/gm3) (5.38) wT,C = gm1 CGD1+ CGS3+ CL (5.39) AO,C = gm1(RDS,P 1//RDS,N 3//(1/gm3)) (5.40) Como normalmente1/gm3 << RDS,P 1//RDS,N 3eCOU T = CL+ CGD1+ CGS3[31],wT,C,

w−3dB,C eAO,C ficam como: wT,C ≈ gm1 COU T = (gm1/ID1)ID1 COU T (5.41) w−3dB,C ≈ gm3 COU T = (gm3/ID3)ID3 COU T (5.42) AO,C ≈ gm1/ID1 gm3/ID3 (5.43) Considerando um ganho AO = 5, pode se obter a relac¸ ˜ao entre gm1/ID1 e gm3/ID3.

Da an ´alise de of f set realizada na sec¸ ˜ao 5.1 ´e recomend ´avel fixar os transistores M1

e M2 em invers ˜ao fraca e os transistoresM4 eM3 em invers ˜ao forte. Para manter os

transistores em saturac¸ ˜ao e na regi ˜ao de invers ˜ao correspondente, as tens ˜oes VG5,

VOU T eVP (tens ˜ao de dreno do transistorM1) obedecem as desigualdades:

0, 1 + VT HN < VOU T < V C + VT HP (5.44)

VG5+ |VT HP| < VP < |VT HP| + VC (5.45)

1, 65 + |VT HP| < VG5 < VP − |VT HP| (5.46)

ondeVC ´e a tens ˜ao de modo comum, 0, 6V . Substituindo nas desigualdades anteriores

|VT HP| = 420mV , |VT HN| = 355mV , V C = 0, 6V obtemos:

0, 405V < VOU T < 0, 955V (5.47)

VP < 1, 02V (5.48)

0, 5V < VG5 < 1, 23V (5.49)

Das desigualdades 5.47, 5.48 e 5.49, podem-se projetar os transistores M3 e M4