Çok Boyutlu Modeller

Com o objetivo de coletar dados referentes à dissipação de potência proporcionada pelo MPSoC HeMPS-GLP com geração local de relógio, desenvolveu-se a ferramenta Gerador HeMPS-GLP Prototipável. Este ambiente, além de permitir a simulação compor- tamental do MPSoC com o uso de módulos de memória e bancos de registradores STM 65nm também possibilita sua prototipação em ASIC, constituindo-se mais uma contribui- ção original deste trabalho.

Para a simulação do MPSoC prototipável algumas alterações são necessárias em função dos blocos de registradores e memórias originais da HeMPS. Estes módulos foram originalmente emprestados dos FPGAs da Xilinx através da biblioteca Unisim, mas são inadequados para prototipação em silício. Assim, novos módulos que os substituem foram solicitados e posteriormente fornecidos pela STMicroelectronis. Com estes módulos foi enviado o código VHDL funcional e VHDL com atrasos. Neste caso, para aproximar-se mais da realidade, utilizaram-se os modelos VHDL com atraso.

Por meio de simulações, identificou-se que a frequência máxima de operação dos modelos das memória e dos bancos de registradores disponibilizados é em torno de 400 MHz, limitando a velocidade dos IPs de Processamento. Para evitar que se utilizem fre- quências acima deste valor, foram instanciados redutores de frequência que dividem por dois a onda gerada pelo gerador local de relógio. Entretanto, como o gerador pode gerar até 1 GHz, a interface do Gerador HeMPS-GLP limita a seleção de frequência aos núme- ros de relógio com frequências abaixo de 800MHz. Assim o usuário pode selecionar qual-

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quer frequência entre o número de relógio 15 e 5 dos geradores locais de relógio. Vale salientar que esta redução é aplicada nos IPs aqui utilizados. Caso o IP permita a opera- ção a 1 GHz, o gerador pode ser diretamente conectado à sua entrada de relógio.

A Figura 62 apresenta a forma de onda comportamental de operação do MPSoC HeMPS-GLP com GLR. É possível observar o chaveamento correto do relógio e a opera- ção correta do circuito de inibição deste obedecendo à mesma lógica utilizada no DCO desenvolvido neste trabalho.

Figura 62. Forma de onda do roteador 22 da HeMPS-GLP com GLR.

Por fim, para extrair dados referentes à área e à dissipação de potência, deve-se obter o circuito descrito em nível de portas logicas para poder estimar tais valores com maior precisão. Para tanto, o uso de ferramentas comerciais é primordial e, neste caso optou-se por utilizar o RTL Compiler da Cadence. Entretanto, como existem muitas pecu- liaridades neste projeto, necessita-se isolar os domínios de relógio e informar do forneci- mento externo de relógio, além de estimar as capacitâncias máximas das árvores de reló- gio. Para finalizar a definição para geração do circuito do MPSoC, solicita-se ao RTL Compiler a utilização de bibliotecas de transistores do caso típico, para manter a compati- bilidade com o modelo de GLR desenvolvido.

Após estas definições, executa-se a geração do circuito em nível de portas lógicas. Neste ponto observou-se um fato interessante. Foi identificada uma incompatibilidade na integração do banco de registradores fornecidos pelo fabricante e o processador MIPS- Lite. Originalmente o banco de registradores do processador possuia acesso assíncrono para leitura e síncrono para escrita. Por este motivo sua frequência máxima de operação não ultrapassou 250 MHz após a síntese. Entretanto, pela falta de tempo hábil, decidiu- se prosseguir com a geração do circuito mesmo com frequência de operação tão baixa.

Apresenta-se na Tabela 11 os resultados extraídos do RTL Compiler para um IP de processamento e para um roteador do MPSoC. Considerando o roteador Hermes-GLP o menor módulo com frequência produzida por um gerador local de relógio no MPSoC, é possível observar que o número de células ocupadas é de 5488. Como o roteador não possui macro-células da STM 65nm, como memórias ou registradores, as células anteri- ormente ditas podem ser desde portas inversoras que usam dois transistores, até portas complexas e flip-flops, que podem consumir oito ou mais transistores.Estima-se que cada célula ocupa em média quatro transistores. Assim, estima-se a área do roteador a em tor- no de 22000 transistores, podendo ser até maior em função de balanços de compensação de mobilidade de cargas entre transistores P e N.

Tabela 11 - Relatório simplificado de módulos do MPSoC HeMPS-GLP em nível de porta.

Dado avaliado Roteador Hermes-GLP IP de processamento

Células 5488 7366

Potência ao chaveamento 20,04 mW (3,7 mW por fila) 192,3 mW Potência de fuga 2,65 µW 87,3 µW

Com relação à dissipação de potência, comparou-se a dissipação máxima do DCO já compensado apresentado na Tabela 10 com a do roteador da Tabela 11. Pode-se ob- servar que a dissipação média de potência seja em torno de 20 mW por chaveamento sendo 3,7 mW o dissipado por fila do roteador. Comparados com o gasto máximo de a- proximadamente 93 W do DCO, pode-se ver que a dissipação de potência deste gerador deva ser bem inferior a do roteador. Entretanto, este é o pior caso de dissipação de po- tência e como o circuito ainda possui um sistema de inibição dinâmica de relógio, este dado tende a cair em aplicações reais.

Com estes dados pode-se reverificar que o DCO deve ocupar em torno de 3,8% da área e dissipar cerca de 2,5% da potência do roteador. Entretanto, vale relembrar que a fonte de corrente ainda não é contabilizada nestes cálculos e nem o bloco controlador, ambos fora do esopo deste trabalho. Para se contabilizar estes últimos dados, necessita- se projetar a fonte de corrente e o chegar ao leiaute completo tanto do DCO quanto do roteador. Aqui, deixa-se a referência para trabalho futuro nesses pontos visando obter dados mais precisos sobre área e dissipação de potência do DCO.