Bu çalışmada AES algoritmasında yer alan S-Kutusu 3 farklı yöntemle gerçeklenmiş ve gerçeklenen S-Kutularının Klasik, Dış Kaydedicili Yol ve İç ve Dış Kaydedicili Yol yapılarındaki güç harcamaları incelenmiştir. Farklı yöntemlerle gerçeklenen S-Kutuları üzerinde iyileştirmeler yapılmış ve her üç yapı içinde güç tasarruf yöntemlerinden yararlanılarak devrelerin dinamik güç harcamaları azaltılmıştır. FPGA gerçeklemelerinde dinamik güç harcaması üzerinde iyileştirmeler yapılabildiği için dinamik güç tasarrufu üzerinde durulmuştur. Klasik Yapıda Aritmetik S-Kutusu gerçeklemesi üzerinde % 97.6 oranında, Tablo ve Bertoni yöntemlerinde de sırası ile % 33 ve % 32.3 oranında dinamik güç tasarrufu sağlanmıştır. İlk durumda Tablo ve Bertoni yöntemine göre çok daha fazla güç harcayan Aritmetik S-Kutusu gerçeklemesi her üç devrede de yapılan iyileştirmelerin sonunda en az güç harcaması yapan devre konumuna gelmiştir. Aritmetik S-Kutusu gerçeklemesi düşük alan kaplaması nedeni ile alan kısıtlaması bulunan tasarımlarda büyük öneme sahiptir. Yapılan iyileştirme ile Aritmetik S-Kutusu gerçeklemesi alan avantajını kaybetmeden en az güç harcayan devre konumuna gelmiştir. Daha önceden FPGA üzerinde yapılmış çalışmada aritmetik S-Kutusu yöntemi kullanılan Klasik Yapı AES üzerinde % 60.66 oranında iyileştirme sağlanmışken, bu çalışmada daha yüksek oranda iyileştirme sağlanmıştır [32]. Dış Kaydedicili Yol ve İç ve Dış Kaydedicili Yol yapılarında da benzer olarak Aritmetik S-Kutusu gerçeklemesi için sırası ile % 91.4 ve % 83.6 oranlarında dinamik güç tasarrufu sağlanmıştır. İyileştirilmiş Aritmetik S-Kutusu gerçeklemesi Klasik ve Dış Kaydedicili Yol AES yapılarında diğer S-Kutusu yöntemlerine göre daha az güç harcamaktadır. Fakat bu avantajını İç ve Dış Kaydedicili Yol için Tablo S-Kutusu gerçeklemesine kaptırmaktadır.
Bertoni yöntemi ile gerçeklenmiş S-Kutusu ASIC tasarımlar için düşük güç harcamasına rağmen [28], içerdiği yollandırma karmaşıklığından dolayı FPGA
gerçeklemelerinde güç açısından iyi sonuç vermemektedir. Ayrıca Bertoni gerçeklemelerinin büyük alanlara sahip olması açısından kullanım imkanları da yoktur.
Ayrıca Klasik, Dış Kaydedicili Yol ve İç ve Dış Kaydedicili Yol yapılarında gerçeklenen AES algoritmasının her üç yapı için de güç harcamaları ve bir bitin şifrelenmesi için gerekli enerji ihtiyaçları incelenmiştir. Dış Kaydedicili Yol, İç ve Dış Kaydedicili Yol yapıları Klasik yapıya oranla daha fazla güç tüketmelerine rağmen yüksek işlem hacminden dolayı bir biti şifrelemek için daha az enerji harcaması yapmaktadırlar.
KAYNAKLAR
[1] Daemen, J. and Rijmen, V. AES Proposal: Rijndael (Version 2)., http://csrc.nist.gov/CryptoToolkit/aes/rijndael/Rijndaelammended.pdf. [2] of Standards, N.I. and Technology, 2001. FIPS 197: Advanced
Encryption Standard.
[3] Chodowiec, P. and Gaj, K., 2003. Very Compact FPGA Implementation of the AES Algorithm, CHES 2003: Cryptographic Hardware and Embedded Systems, 319–333.
[4] Hodjat, A., Hwang, D.D., Lai, B., Tiri, K. and Verbauwhede, I., 2005. A 3.84 gbits/s AES crypto coprocessor with modes of operation in a 0.18-µm CMOS technology, GLSVSLI ’05: Proceedings of the 15th ACM Great Lakes symposium on VLSI, 60–63.
[5] Pramstaller, N. and Wolkerstorfer, J., 2004. A Universal and Efficient AES Co-Processor for Field Programmable Logic Arrays, FPL, 565–574.
[6] W. Diffie, M.H., Nov. 1976. New directions in cryptography, IEEE Transactions on Information Theory, 22(6), 644–654.
[7] G. B. Agnew, R. C. Mullin, I.M.O. and Vanstone, S.A., 1990. An implementation for a fast public-key cryptosystem, Journal of Cryptology, 38(7), 63–79.
[8] I. S. Hsu, T. K. Truong, L.J.D. and Reed, I.S., June 1988. A comparison of VLSI architecture of finite field multipliers using dual, normal, or standard bases, IEEE Transactions on Computers, 37(6), 735–739.
[9] Wang, C.L. and Lin, J.L., July 1986. Systolic array implementation of multipliers for finite fields GF(2m), IEEE Transactions on Systems, 38(7), 796–800.
[10] Devadas, S. and Malik, S., 1995. A survey of optimization techniques targeting low power VLSI circuits, DAC ’95: Proceedings of the 32nd ACM/IEEE conference on Design automation, 242–247.
[11] Turgis, S., Azemard, N. and Auvergne, D., 1995. Explicit evaluation of short circuit power dissipation for CMOS logic structures, ISLPED ’95: Proceedings of the 1995 international symposium on Low power design, 129–134.
[12] Veendrick, H., 1984. Short-circuit dissipation of static CMOS circuitry and its impact on the design of buffer circuits, IEEE Journal of Solid-State Circuits, 19(4), 468–473.
[13] De, V. and Borkar, S., 1999. Technology and design challenges for low power and high performance, ISLPED ’99: Proceedings of the 1999 international symposium on Low power electronics and design, 163–168.
[14] Xilinx. Virtex 4 Field Programmable Gate Array data sheets, http://www.xilinx.com/virtex4.
[15] of Standards, N.I. and Technology, 1999. FIPS 46-3: Data Encryption Standard.
[16] of Standards, N.I. and Technology. http://csrc.nist.gov.
[17] A.P. Chandrakasan, S.S. and Brodersen, R., Apr. 1992. Low-power CMOS Digital design, IEEE Journal of Solid-State Circuits, 27(4), 473–484.
[18] Ghosh, A., Devadas, S., Keutzer, K. and White, J., 1992. Estimation of average switching activity in combinational and sequential circuits, DAC ’92: Proceedings of the 29th ACM/IEEE conference on Design automation, 253–259.
[19] Kaps, J.P., 2006. Cryptography for Ultra-Low Power Devices, Ph.D. thesis, Worcester Polytechnic Institue.
[20] Aziz, A. and Ikram, N. An FPGA-based AES-CCM Crypto Core For IEEE 802.11i Architecture, International Journal of Network Security, 5(2), 224–232.
[21] Gaj, K. and Chodowiec, P., 2001. Fast Implementation and Fair Comparison of the Final Candidates for Advanced Encryption Standard Using Field Programmable Gate Arrays, CT-RSA 2001: Proceedings of the 2001 Conference on Topics in Cryptology, 84–99. [22] Bertoni, G., Macchetti, M., Negri, L. and Fragneto, P., 2004. Power-efficient ASIC synthesis of cryptographic sboxes, GLSVLSI ’04: Proceedings of the 14th ACM Great Lakes symposium on VLSI, 277–281.
[23] Canright, D., 2005. A very Compact S-BOX for AES, CHES 2005: Cryptographic Hardware and Embedded Systems, 441–455.
[24] Macchetti, M. and Bertoni, G., July. 2003. Hardware Implementation of the Rijndael SBOX:A Case Study, ST Journal of System Research, 0(0), 84–91.
[25] N. Mentens, L. Batina, B.P. and Verbauwhede, I.M., 2005. Systematic Evaluation of Compact Hardware Implemantations for Rijndael S-BOX, Topics in Cryptology-CT-RSA, 3376, 323–333.
[26] Morioko, S. and Satoh, A., 2002. An Optimized S-BOX Circuit Architecture for Low Power AES Design, CHES 2002: Cryptographic Hardware and Embedded Systems, 2523, 172–186.
[27] A. Satoh, S. Morioko, K.T. and Munetoh, S., 2001. A Compact Rijndael Hardware Architecture with S-BOX Optimization, Advances in Cryptology ASIACRYPT, 2248, 239–254.
[28] Tillich, S., Feldhofer, M., Popp, T. and G., J., 2008. Area, delay, and power characteristics of standard-cell implementations of the AES S-Box, J. Signal Process. Syst., 50(2), 251–261.
[29] Liu Zhenglin, Zeng Yonghong, Z.X.H.Y.C.Y., Sept. 2007. A High-Security and Low-Power AES S-Box Full-Custom Design for Wireless Sensor Network, Wireless Communications, Networking and Mobile Computing, 2007. WiCom 2007., 21(25), 2499 – 2502. [30] Panu Hamalainen, Timo Alho, M.H. and Hamalainen, T.D.,
2006. Design and Implementation of Low-Area and Low-Power AES Encryption Hardware Core, DSD ’06: Proceedings of the 9th EUROMICRO Conference on Digital System Design, 577–583. [31] MooSeop Kim, J.K. and Choi, Y., 2005. Low Power Circuit
Architecture of AES Crypto Module for Wireless Sensor Network, Proceedings of World Academy of Science, Engineering and Technology, 8.
[32] T. Katashita, A.M. and Yamaguchi, Y. A Low-Power Design Method for FPGA Using Extra Flip-Flops Driven by Phase-Shifted Clock, Denshi Joho Tsushin Gakkai Ronbunshi, J88-D-I.
[33] Rudra, A. ve Dubey, P., 2001. Efficient implementation of rijndael encryption with composite field arithmetic, Proceedings of Workshop of CHES-2001, 2162, 175–188.
[34] Ward, R.v.M.T. Efficient Hardware Calculation of Inverses in GF(28), University of Otago, Physics Department.
[35] Trichina, E., 2003. Combinational logic design for AES subbyte transformation on masked data, Cryptology ePrint Arschive, Report 2003/236.
[36] Oswald, E., M.S.v.P.N., 2003. Secure and efficient masking of AES - a mission impossible, SCA-Lab technical report series, IAIK.
[37] Ordu, L., 2006. AES Algoritmasının FPGA Üzerinde Gerçeklenmesi ve Yan Kanal Analizi Saldırılarına Karşı Güçlendirilmesi, İstanbul Teknik Üniveritesi.
[38] Yan Zhang, Roivainen, J.M.A., 2006. Clock-Gating in FPGAs: A Novel and Comparative Evaluation, DSD 2006: 9th EUROMICRO Conference on Digital System Design: Architectures, Methods and Tools, 0(0), 584 – 590.