Dı¸s Kaydedicili Yol Yapısında AES Gerçeklemesi

Yapıda 128-bitlik veri bloğu paralel olarak işlenir. Dış Kaydedicili Yol Yapısında birden fazla Tur Dönüşüm Bloğu kas kat olarak bağlanır ve birbirini takip eden bloklar arasına kaydedici blokları eklenir. Art arda bağlanacak Tur Dönüşüm Bloğu sayısı gerekli tur sayısının böleni olmak zorundadır. Alan kısıtlamasının olmadığı durumlarda ihtiyaç duyulan tur sayısı kadar Tur Dönüşüm Bloğu kas kat olarak bağlanır. AES-128 için gerekli tur sayısının 10 olduğu düşünüldüğünde

tam Dış Kaydedicili Yol yapısında 10 adet Tur Dönüşüm Bloğu kas kat olarak bağlanır. Her bir blok arasında bulunan kaydedici blokları her saat işaretinde veri girişi olmasına olanak sağlar. Böylelikle her saat işaretinde işlenen bir veri bloğu kaydedici bloklarına yazılır. Bu yapıda klasik yapıda yer alan çoklayıcı bloğuna ihtiyaç yoktur.

İlk şifrelenmiş veriyi elde etmek için t = 10 ∗ periyot süresince beklemek gerekir. İlk şifrelenmiş verinin alınmasından sonra her saat işaretinde bir şifrelenmiş veri bloğu çıkışa verilir. Kaydedicili yol yapısından dolayı işlem hacmi Klasik Yapıya oranla oldukça yüksektir. Dış Kaydedicili Yol Yapısı gerçeklemesine ait blok şema Şekil 8.8’de verilmektedir.

K O M B i N E Z O N S A L L O J i K K A Y D E D i C i B L O G U 1 B i R i N C i T U R K O M B i N E Z O N S A L L O J i K ^{i K i N C i T U R} K O M B i N E Z O N S A L L O J i K O N U N C U T U R K A Y D E D i C i B L O G U 2 K A Y D E D i C i B L O G U 1 0 K A Y D E D i C i B L O G U 1 1

¸Sekil 8.8: Dı¸s Kaydedicili Yol Yapısı AES gerçeklemesi.

Dış Kaydedicili Yol Yapısında saat işaretini engelleme yöntemi uygulanabilecek herhangi bir kaydedici bloğu bulunmamaktadır. Klasik yöntemde çıkış kaydedici bloğu 10 turda bir güncellenirken Dış Kaydedicili Yol Yapısı AES gerçeklemesinde her turda güncellenmektedir. Bu nedenden dolayı saat işareti engelleme yöntemi

kullanılamaz. Ayrıca ONUNCU TUR bloğunda sütun karıştırma işlemine gerek duyulmadığı için diğer bloklardan farklı olarak ONUNCU TUR bloğu sütun karıştırma alt bloğunu içermemektedir. Böylelikle klasik yapıda son turda gereksiz yere harcanan güç bu yapıda harcanmamaktadır.

Dış Kaydedicili Yol yapısında tur sayacına ihtiyaç yoktur, ayrıca Anahtar Üretim Bloğunda yer alan RCON tur sabiti yapıda yer alan kas kat bağlı her blokta sabit bir değeri almaktadır, böylece RCON tur sabiti için ROM veya ötelemeli kaydedici tasarımı yapmak gerekmemektedir.

Dış Kaydedicili Yol Yapısı AES gerçeklemesi güç ölçümleri için girişe MATLAB programı yardımıyla belirlenmiş rasgele girişler uygulanmış ve 20 MHz saat frekansında güç ölçümleri yapılmıştır. Bu ölçümler farklı yöntemlerle gerçeklenmiş S-Kutuları için tekrarlanmıştır. Ayrıca S-Kutuları üzerinde iyileştirme yapıldıktan sonra gerekli ölçümler tekrarlanmıştır. Elde edilen sonuçlara ait sayısal veriler Çizelge 8.10, 8.11 ve 8.12 ’de verilmektedir.

Çizelge 8.10: Dı¸s Kaydedicili Yol Yapısı Alan ve Frekans Sonuçları. Kullanılan S-Kutusu Yöntemi

Tablo Bertoni i.Bertoni Aritmetik i.Aritmetik

(DBT) (DBB) (DBIB) (DBA) (DBIA)

23114 D, 123970 D, 110495 D, 10236 D, 11054 D, Alan 42988 L, 240020 L, 249240 L, 20017 L, 20672 L, 8140 F 7460 F 8935 F 2688 F 13488 F Frekans 215.843 76.120 114.022 115.062 347.947

(Mhz)

D: Dilim, L: LUT, F: FLip-Flop

Farklı S-Kutuları ile yapılan Dış Kaydedicili AES gerçeklemelerinden DBIA en küçük alana sahip devredir, DBB devresi ise en büyük alana sahip devredir. Kullanılan XC4VLX200 FPGA’yi çok büyük bir FPGA olmasına rağmen bu haliyle DBB ve DBIB devreleri FPGA’ye sığmamaktadır. DBIA devresi DBT devresinin yaklaşık olarak yarısı kadar, DBIB devresinin ise 1

10’u kadar alan kaplamaktadır. Bertoni S-Kutusundaki yollandırma karmaşıklığından dolayı DBB ve DBIB gerçeklemeleri çok büyük alanlara sahiptir. DBIA devresi küçük alan kapladığı gibi yüksek frekanslarda da çalışabilmektedir. Bu durum saat işaretinin harcadığı gücü azaltmaktadır.

Çizelge 8.11: Dı¸s Kaydedicili Yol Yapısı Güç Tüketim Sonuçları. Kullanılan S-Kutusu Yöntemi

Tablo Bertoni i.Bertoni Aritmetik i.Aritmetik (DBT) (DBB) (DBIB) (DBA) (DBIA)

Dinamik 404 551 482 3369 287 (mW) Dinamik - - % 12.6 - % 91.5 Tasarruf Toplam 1918 2056 1987 5351 1788 (mW) Toplam - - % 3.4 - % 66.6 Tasarruf

Çizelge 8.12: Dı¸s Kaydedicili Yol Yapısı Bir Bitin ¸Sifrelenmesi için Gerekli Enerji. Kullanılan S-Kutusu Yöntemi

Tablo Bertoni i.Bertoni Aritmetik i.Aritmetik (DBT) (DBB) (DBIB) (DBA) (DBIA)

Dinamik 0.16 0.22 0.19 1.33 0.11 (^uJoule_Bit ) Dinamik - - % 12.6 - % 91.4 Tasarruf Toplam 0.76 0.81 0.78 2.11 0.71 (^uJoule_Bit ) Toplam - - % 3.4 - % 66.4 Tasarruf

Bertoni S-Kutusu içeren DBB ve DBIB devrelerinin güç harcaması hesaplanırken kestirme yöntemi kullanılmıştır. Devrelerde 10 tur bloğu aynı anda FPGA üzerinde gerçeklenememiş devrelerin bir kısmı FPGA üzerinde gerçeklenip devrenin tamamı için güç harcaması tahmininde bulunulmuştur.

Gerçeklemeler üzerinde iyileştirme yapılmadan önce DBT devresi en az güç harcaması yapmaktadır. DBA devresi diğer devrelere oranla çok yüksek miktarda güç harcaması yapmaktadır. Yapılan iyileştirmelerle birlikte DBB devresinde % 12.6, DBT devresi üzerinde % 33, DBA devresi üzerinde ise % 91.5 oranında güç tasarrufu sağlanmıştır. İlk durumda en yüksek güç harcamasına sahip olan DBA devresi, yapılan iyilştirmeler ile birlikte en düşük güç harcayan devre konumuna gelmiştir.

Devrelerde yapılan iyileştirmeler ile toplam güç harcamasında da tasarruf sağlanmıştır, kullanılan FPGA’in yüksek statik güç harcamasından dolayı toplam güçte yapılan tasarruflar dinamik güçteki tasarruflar kadar yüksek değildir. Ayrıca bir bitin şifrelenmesi için gerekli enerji miktarları incelendiğinde DBIA yönteminin diğer devrelere oranla daha iyi sonuçlar verdiği görülebilir.

8.3.3 ˙Iç ve Dı¸s Kaydedicili Yol Yapısında AES Gerçeklemesi

İç ve Dış Kaydedicili Yol Yapısı sadece Dış Kaydedicili Yol Yapısında olduğu gibi birden fazla Tur Dönüşüm Bloğunun kas kat bağlanmasından oluşmaktadır. Sadece Dış Kaydedicili Yol Yapısından farklı olarak Tur Dönüşüm Bloğu altında yer alan alt bloklar arasına kaydedici blokları eklenmiştir. Bayt Değiştirme, Satırları Kaydırma, Sütunları Kaydırma ve Tur Anahtarını Ekleme blokları arasına kaydedici blokları eklenir. Benzer olarak Anahtar Üretim Bloğu altında yer alan alt bloklar arasına da kaydedici blokları eklenir. Alan kısıtlaması bulunmadığı durumlarda gerekli tur sayısı kadar Tur Dönüşüm Bloğu kas kat bağlanabilir. AES-128 için Dış Kaydedicili Yol yapısında olduğu gibi 10 adet Tur Dönüşüm Bloğu kas kat olarak bağlanmaktadır. Bu yapıda alt bloklar arasında da hkaydedici bloklarının olması nedeniyle devrenin çalışabileceği frekans ve işlem hacmi diğer Yapılara oranla daha yüksektir. İç ve Dış Kaydedicili Yol Yapısı gerçeklemesine ait blok şema Şekil 8.9’da verilmektedir.

B i R i N C i T U R i K i N C i T U R O N U N C U T U R K A Y D E D i C i B L O G U 1 K A Y D E D i C i B L O G U 2 K A Y D E D i C i B L O G U 1 0 K A Y D E D i C i B L O G U 1 1

İç ve Dış Kaydedicili Yol yapısında da, Dış Kaydedicili Yol yapısında olduğu gibi saat işaretini engelleme yöntemi uygulanabilecek herhangi bir kaydedici bloğu bulunmamaktadır. Dış Kaydedicili Yol Yapısında olduğu gibi çıkış kaydedici bloğu her turda güncellenmektedir. Bu nedenden dolayı Saat İşareti Engelleme yöntemi kullanılamaz. Ayrıca ONUNCU TUR bloğunda sütun karıştırma işlemine gerek duyulmadığı için ONUNCU TUR bloğu diğer bloklardan farklı olarak sütun karıştırma alt bloğunu içermemektedir. Böylelikle klasik yapıda son turda gereksiz yere harcanan güç, Dış Kaydedicili Yol yapısında olduğu gibi bu yapıda da harcanmamaktadır.

İç ve Dış Kaydedicili Yol yapısında da, Dış Kaydedicili Yol yapısında olduğu gibi tur sayacına ihtiyaç yoktur, ayrıca Anahtar Üretim Bloğunda yer alan RCON tur sabiti yapıda yer alan kas kat bağlı her blokta sabit bir değeri almaktadır, böylece RCON tur sabiti için ROM veya ötelemeli kaydedici tasarımı yapmak gerekmemektedir.

İç ve Dış Kaydedicili Yol Yapısı AES gerçeklemesi güç ölçümleri için girişe MATLAB programı yardımıyla belirlenmiş rasgele girişler uygulanmış ve 20 MHz saat frekansında güç ölçümleri yapılmıştır. Bu ölçümler farklı yöntemlerle gerçeklenmiş S-Kutuları için tekrarlanmıştır. Ayrıca S-Kutuları üzerinde iyileştirme yapıldıktan sonra gerekli ölçümler tekrarlanmıştır. Elde edilen sonuçlara ait sayısal veriler Çizelge 8.13, 8.14 ve 8.15’de verildiği gibidir.

Çizelge 8.13: ˙Iç ve Dı¸s Kaydedicili Yol Yapısı Alan ve Frekans Sonuçları. Kullanılan S-Kutusu Yöntemi

Tablo Bertoni i.Bertoni Aritmetik i.Aritmetik (IDBT) (IDBB) (IDBIB) (IDBA) (IDBIA) 19400 D, 128020 D, 90372 D, 10983 D, 12529 D, Alan 32323 L L, 247640 L, 167490 L, 20553 L, 20634 L, 10244 F 11890 F 8422 F 6784 F 17584 F Frekans 274.695 81.550 123.533 142.268 349.895

(Mhz)

D: Dilim, L: LUT, F: FLip-Flop

Klasik ve Dış Kaydedicili yapı gerçeklemelerinde olduğu gibi alan olarak IDBB ve IDBIB devreleri kötü sonuçlar vermektedir. Bu durumda IDBB devresi kullanılan

Çizelge 8.14: ˙Iç ve Dı¸s Kaydedicili Yol Yapısı Güç Tüketim Sonuçları. Kullanılan S-Kutusu Yöntemi

Tablo Bertoni i.Bertoni Aritmetik i.Aritmetik (IDBT) (IDBB) (IDBIB) (IDBA) (IDBIA)

Dinamik 289 602 481 1929 316 (mW) Dinamik - - % 20.1 - % 83.6 Tasarruf Toplam 1790 2107 1986 3652 1820 (mW) Toplam - - % 5.7 - % 50.2 Tasarruf

Çizelge 8.15: ˙Iç ve Dı¸s Kaydedicili Yol Yapısı Bir Bitin ¸Sifrelenmesi için Gerekli Enerji.

Kullanılan S-Kutusu Yöntemi

Tablo Bertoni i.Bertoni Aritmetik i.Aritmetik (IDBT) (IDBB) (IDBIB) (IDBA) (IDBIA)

Dinamik 0.12 0.25 0.19 0.79 0.13 (^uJoule_Bit ) Dinamik - - % 20.1 - % 83.5 Tasarruf Toplam 0.73 0.86 0.78 1.49 0.74 (^uJoule_Bit ) Toplam - - % 5.7 - % 50.3 Tasarruf

FPGA’ye sığmamaktadır. Çalışma frekansı ve alan büyüklüğü olarak IDBIA devresi diğer devrelere oranla daha iyi sonuçlar vermektedir.

Bertoni S-Kutusu içeren IDBB ve IDBIB devrelerinin güç harcaması hesaplanırken DBB ve DBIB devrelerinde olduğu gibi kestirme yöntemi kullanılmıştır. Devreinin tamamı FPGA üzerinde gerçeklenememiş bir kısmı gerçeklenip devrenin tamamı için güç harcaması tahmininde bulunulmuştur. Devrelerde yapılan iyileştirmeler ile toplam güç harcamasında da tasarruf sağlanmıştır, kullanılan FPGA’in yüksek statik güç harcamasından dolayı toplam güçte yapılan tasarruflar dinamik güçteki tasarruflar kadar yüksek değildir. Ayrıca bir bitin şifrelenmesi için gerekli enerji miktarları incelendiğinde IDBT ve IDBIB yöntemlerinin yakın sonuçlar verdiği görülebilir.