Yorumlar

Yedek dize yönteminin amacı buyruk işlemlerinde belleğe daha hızlı erişim ve daha hızlı ön dolum sağlanmasıdır. Yedek dize mekanizması zamansal yerellik gözlemi üzerine kurulmuştur. Uygulanan yöntem bellek içerisinde bir alt dizeye yedek bir dize ekleme ve bu dizeye ilgili verileri kopyalama üzerine geliştirilmiştir.

Yapılan analizlerde, zamansal yerelliğin en çok görüldüğü test girdisi zeusmp olmuştur. En az görüldüğü test girdisi ise namd dosyası olmuştur. Zamansal yerelliğe bağlı olarak tek çekirdek ve çok çekirdekli mekanizmanın farklı kazanımlar sağladığı gözlenmiştir. Başarımın en fazla elde edildiği testler tek çekirdekli mimari üzerinde

63

yapılan testler sonucunda alınmıştır. Çok çekirdekli mimari ile yapılan testlerde beklenen başarıma ulaşamamıştır. Bunun nedeni ise bellek işlem birimine birden çok çekirdeğin sürekli erişmesi ve farklı çekirdeklerin zamansal yerellik özelliğini bozması olarak gözlenmiştir.

Şekil 6-7: Standart ve yedek dizeye ait vuruş başına buyruk sayıları (çok çekirdekli).

Şekil 6-8: Saat vuruşu başına işlenen buyruk sayısı artış oranı (çok çekirdekli).

Tek çekirdekli mimaride, birim zaman başına işlenen buyruk sayıları incelendiğinde zamansal yerellikle orantılı bir başarım elde edildiği saptanmıştır. Birim zamanda

64

işlenen buyruk sayılarına bakıldığında maksimum işlem zeusmp ile yapılmıştır. En az gelişim namd girdi dosyası testi ile elde edilmiştir. Tek çekirdekli mimarilerden alınan sonuçlara bakıldığında tüm testlerde kazanım elde edildiği görülmektedir. Çok çekirdekli mimaride, birim zaman başına işlenen buyruk sayıları incelendiğinde zamansal yerellikle orantılı bir başarım elde edilememiştir. Bunun nedeni çekirdeklerin denetim birimi üzerinde yedek dize zamansal yerellik denetimini bozmasıdır.

65 KAYNAKLAR

[1] Hennessy, J., Patterson, D., (2011). Computer Architecture, Fifth Edition: A Quantitative Approach 5th, Morgan Kaufmann Publishers Inc., San Francisco, CA, USA, ISBN: 012383872X 9780123838728. [2] “Early computers at Manchester University”, Resurrection, The Computer

Conservation Society, Summer 1992, ISSN 0958-7403, retrieved 7 July 2010.

[3] Mutlu, O., Subramanian, L., (2014) “Research problems and opportunities in memory systems,” SUPERFRI.

[4] Microelectronics: Circuit Analysis and Design”, McGraw-Hill Companies Inc., New York, NY, USA, 2010, ISBN: 978-0-07-338064-3. [5] “Ramulator” Kaynak Kodu, https://github.com/CMUSAFARI/Ramulator,

(2015).

[6] Lee, D., Kim, Y., Seshadri, V., "Tiered-Latency DRAM: A Low Latency and Low Cost DRAM Architecture" in HPCA, (2013).

[7] Wilkes, M., “The memory gap and the future of high performance memories”, Comp. Arch. News, ACM, (2001).

[8] Wulf, W., McKee, S., “Hitting the memory wall: implications of the obvious”, Comp. Arch. News, ACM, (1995).

[9] Lee, D., Kim, Y., Seshadri, V., "Tiered-Latency DRAM: A Low Latency and Low Cost DRAM Architecture" in HPCA, (2013).

[10] Lee, D., Kim, Y., Pekhimenko, G., "Adaptive-Latency DRAM: Optimizing DRAM Timing for the Common-Case" in HPCA, (2015).

[11] Y. Kim et al., “A case for exploiting subarray-level parallelism (SALP) in DRAM.” in ISCA, (2012).

[12] Hassan, H., Pekhimenko, G., Vijaykumar, N., “ChargeCache: Reducing DRAM latency by exploiting row access locality”, HPCA, (2016).

[13] W. Shin, J. Yang, J. Choi, L.-S. Kim, “NUAT: A non-uniform access time memory controller,” in HPCA, (2014).

[14] Choi, J., Shin, W., Jang, J., “Multiple Clone Row DRAM: A Low Latency and Area Optimized DRAM” in ISCA, (2015).

[15] Y. Kim et al., “A case for exploiting subarray-level paralelism (SALP) in DRAM.” in ISCA, (2012).

[16] İpek, E., Hassan, H., Ergin, O., “DRAM Bellek Gecikmelerini Azaltabilmek için Yedek Dize Yöntemi”, 19. Akademik Bilişim Konferansı (AB17) Bildiriler Kitapçığı, Aksaray, Şubat 2017.

66

[17] D. H. Neil, H.E. Weste, CMOS VLSI Design. A Circuit and Systems Perspective , 3rd ed. Addison-Wesley, 2005.

[18] “JEDEC79-3C”, JEDEC Solid State Technology Association 2008, Arlington, VA 22201-2107, June 2008.

[19] “JEDEC79-2C”, JEDEC Solid State Technology Association 2008, Arlington, VA 22201-2107, June 2008.

[20] “JEDEC79”, JEDEC Solid State Technology Association 2008, Arlington, VA 22201-2107, June 2008.

[21] Jedec Website, <https://www.jedec.org>, 2017.

[22] JEDEC. JESD79-3 DDR3 SDRAM Standard, June 2007. [23] JEDEC. JESD79-4 DDR4 SDRAM, Sept. 2012.

[24] JEDEC. JESD209-3 Low Power Double Data Rate 3 (LPDDR3), May 2012. [25] JEDEC. JESD209-4 Low Power Double Data Rate 3 (LPDDR4), Aug. 2014. [26] JEDEC. JESD212 GDDR5 SGRAM, Dec. 2009.

[27] JEDEC. JESD229 Wide I/O Single Data Rate (Wide/IO SDR), Dec. 2011. [28] JEDEC. JESD229-2 Wide I/O 2 (WideIO2), Aug. 2014.

[29] JEDEC. JESD235 High Bandwidth Memory (HBM) DRAM, Oct. 2013. [30] K. Chang et al. Improving DRAM Performance by Parallelizing Refreshes

with Accesses. In HPCA, 2014. [31] “401.bzip2 Benchmark”,

https://www.spec.org/auto/cpu2006/Docs/401.bzip2.html, 2016. [32] Kim, Y., Yang, W., Mutlu, O., “Ramulator: A Fast and Extensible DRAM

Simulator” in CAL, (2015).

[33] Mutlu, O., “Lecture 24: Memory Scheduling”, Carnegie Mellon University, 2014.

[34] “403.gcc Benchmark”, https://www.spec.org/cpu2006/Docs/403.gcc.html, 2016.

[35] “429.mcf Benchmark”, https://www.spec.org/cpu2006/Docs/429.mcf.html, 2016.

[36] “433.milc Benchmark”, https://www.spec.org/cpu2006/Docs/433.milc.html, 2016. [37] “434.zeusmp Benchmark”, https://www.spec.org/cpu2006/Docs/434.zeusmp.html, 2016. [38] “435.gromacs Benchmark”, https://www.spec.org/cpu2006/Docs/435.gromacs.html, 2016. [39] “436.cactusADM Benchmark”, https://www.spec.org/cpu2006/Docs/436.cactusADM.html, 2016. [40] “437.leslie3d Benchmark”, https://www.spec.org/auto/cpu2006/Docs/437.leslie3d.html, 2016.

67 [41] “444.namd Benchmark”, https://www.spec.org/cpu2006/Docs/444.namd.html, 2016. [42] “445.gobmk Benchmark”, https://www.spec.org/cpu2006/Docs/445.gobmk.html, 2016. [43] “447.dealII Benchmark”, https://www.spec.org/cpu2006/Docs/447.dealII.html, 2016. [44] “450.soplex Benchmark”, https://www.spec.org/cpu2006/Docs/450.soplex.html, 2016. [45] “456.hmmer Benchmark”, https://www.spec.org/cpu2006/Docs/456.hmmer.html, 2016.

[46] “458.sjeng Benchmark”, https://www.spec.org/cpu2006/Docs/458.sjeng.html, 2016. [47] “459.GemsFDTD Benchmark”, https://www.spec.org/cpu2006/Docs/459.GemsFDTD.html, 2016. [48] “462.libquantum Benchmark”, https://www.spec.org/auto/cpu2006/Docs/462.libquantum.html, 2016. [49] “464.h264ref Benchmark”, https://www.spec.org/cpu2006/Docs/464.h264ref.html, 2016. [50] “470.lbm Benchmark”, https://www.spec.org/cpu2006/Docs/470.lbm.html, 2016. [51] “471.omnetpp Benchmark”, https://www.spec.org/cpu2006/Docs/471.omnetpp.html, 2016.

[52] “473.astar Benchmark”, https://www.spec.org/cpu2006/Docs/473.astar.html, 2016. [53] “481.wrf Benchmark”, https://www.spec.org/auto/cpu2006/Docs/481.wrf.html, 2016. [54] “482.sphinx3 Benchmark”, https://www.spec.org/cpu2006/Docs/482.sphinx3.html, 2016. [55] “483.xalancbmk Benchmark”, https://www.spec.org/auto/cpu2006/Docs/483.xalancbmk.html, 2016.

69 ÖZGEÇMİŞ

Ad-Soyad : Eyüphan İpek

Uyruğu : T.C.

Doğum Tarihi ve Yeri : 30.01.1989 / ANKARA

E-posta : eyuphanipek@gmail.com

ÖĞRENİM DURUMU:

 Lisans : 2012, Bilkent Üniversitesi, Elektrik Elektronik Mühendisliği

 Yüksek Lisans : 2017, TOBB Ekonomi ve Teknoloji Üniversitesi, Bilgisayar

Mühendisliği

MESLEKİ DENEYİM VE ÖDÜLLER:

Yıl Yer Görev

2016-halen SDT AŞ. Uz. Sayısal Tasarım Mühendisi

2015-2016 ASELSAN AŞ. Sayısal Tasarım Mühendisi 2012-2015 MİKES AŞ. Sayısal Tasarım Mühendisi

2013-2017 TOBB ETÜ Araştırma Burslu Yüksek Lisans Öğrencisi

YABANCI DİL: İngilizce, Almanca

TEZDEN TÜRETİLEN YAYINLAR, SUNUMLAR VE PATENTLER:

 İpek, E., Hassan, H., Ergin, O., “DRAM Bellek Gecikmelerini Azaltabilmek için Yedek Dize Yöntemi”, 19. Akademik Bilişim Konferansı (AB17) Bildiriler Kitapçığı, Aksaray, Şubat 2017.

 İpek, E., “DRAM Bellek Gecikmelerini Azaltabilmek için Yedek Dize Yöntemi”, 19. Akademik Bilişim Konferansı (AB17) Sunumları, Aksaray, Şubat 2017.