Tasarlanan tümdevrenin serimi 0.5µm CMOS AMIS-MOSIS tasarım kuralları ile Cadence tasarım aracında gerçekleştirilmiştir. Karma donanım teknikleri ile tasarlanan tümdevrede yer alan alt devrelerin serimleri, analog ve sayısal serim teknikleri kullanılarak elde edilmiştir. Tümdevrenin serimi, optimal ve düzenli bir yapı elde etmek amacıyla tam özel tasarım yöntemi (Full-Custom Design) ile tasarlanmıştır. Serim sonrası oluşan parazitik etkiler ile simülasyonlar gerçekleştirilmiştir.
5.1 Serim Teknikleri
Sayısal devrelerin seriminin çizilmesinde alan ve hız göz önünde bulundurulması gereken en önemli kriterlerdir. Analog devrelerin seriminde bu etmenlerin yanında, devre elemanları arasındaki uyumluluğun da (matching) sağlanması çok önemlidir. Üretimden kaynaklanan ve özellikle analog devreleri etkileyen, devre elemanları arasındaki uyuşmazlık sorununu en aza indirmek için farklı teknikler geliştirilmiştir (Hastings, 2006). Akım aynaları ve farksal kuvvetlendirici devreleri elemanlar arası uyumsuzluk probleminden doğrudan etkilenerek yanlış cevap üreten analog tasarımın en temel devreleridir. Lateral difüzyon, fazla aşındırma, sınır koşullarının etkisi, katkılamadaki homojen olmayan dağılım, oksit kalınlığındaki değişim ve maske hizalama hatası gibi üretim sırasında oluşan etkiler elemanlar arasındaki uyumsuzluğa neden olabilen etmenlerdir. Transistör, kapasite ve direnç gibi elemanların uyumsuzluk problemini ve parazitik direnç ve kapasite değerlerini en aza indirmek için literatürde çok farklı yöntemler uygulanmaktadır. Bu bölümde, tasarlanan tümdevrede yer alan analog alt devrelerin seriminin çiziminde kullanılan yöntemlerden bahsedilecektir. Analog devrelerin seriminde transistör boyutları küçüldükçe elemanlar arasındaki uyumsuzluk (mismatch) artmaktadır (Hastings, 2006). Birbirlerini doğrudan etkileyen hücreler birbirlerine oldukça yakın konumlandırılmalı ve aynı yönelimli olmalıdır. Devredeki büyük transistörler, daha küçük transistörlerin bileşkesi olarak tasarlanmalıdır (Stacked transistör). Kontakların boyutları küçük tutulmalı ve çoklu kontak kullanılmalıdır (Baker, 1997). Ayrıca devre elemanlarının seriminde, ortak merkezli (common-centroid) simetride çizimler gerçekleştirilmelidir. Ortak merkezli simetride, x koordinatında simetrik (interdigitated simetri) serim ile x-y koordinatında simetrik (common-centroid simetri) serim gerçekleştirilebilmektedir. Ortak merkezli simetriye sahip, x koordinatinda ve x-y koordinatında simetrik serim örnekleri şematik gösterimle sırasıyla Şekil 5.1a’da ve Şekil 5.1b’de verilmiştir.
a)
b)
Şekil 5.1 Ortak merkezli simetride serim örnekleri (Baker, 1997)
Tümdevrede yer alan analog alt devreler, tasarım sırasında minimum boyutlardan daha büyük boyutta tasarlanmıştır. Aşağıdaki serimlerden de görüldüğü gibi, tümdevredeki tüm transistör ve direnç değerleri aynı yönelimde tasarlanmış ve tasarımın simetrik olmasına dikkat edilmiştir. Devredeki büyük transistörler, tasarım kurallarının izin verdiği boyutta küçük transistörlerin bileşkesi olarak tasarlanmıştır. Bu tip serimde büyük transistörler, daha düzenli bir yerleşime sahip olmakla birlikte difüzyon kapasiteleri de (Csb, Cdb ) belli bir oranda azalmış olur (Baker, 1997). Vdd ve Gnd hatlarında ve büyük boyutlara sahip transistörlerde, difüzyon parazitik direncini azaltmak amacıyla birden fazla kontak kullanılmış ve kontaklar minumum boyutlarda tasarlanmıştır. Özellikle kaskod akım aynalarında ve bazı alt devrelerde ortak merkezli simetride tasarımlar gerçekleştirilmiştir. NMOS kaskod akım aynalama devresinin ortak merkezli simetriye sahip örnek serimi Şekil 5.2’de verilmiştir.
Şekil 5.2 NMOS kaskod akım aynası devresinin ortak merkezli simetrik serim
C B
B D
D B
D
C C A
A C
D A
A
B
A B A B A B
M4 M3
M1 M2
M2 M1
M3 M4
Devrede EEPROM hücreleri içinde yer alan yüzen geçit transistörlerdeki kapasite ve DAC devrelerindeki dirençlerin tümdevre üzerindeki serimleri sırasıyla Şekil 5.3a’da ve Şekil 5.3b’de verilmiştir.
a) b)
Şekil 5.3 Tümdevrede yer alan kapasite ve direnç elemanlarının serimleri
Tasarım parametreleri çift-poli prosesini desteklediğinden, kapasite poly1-poly2 (elec) katmanları ile oluşturulmuştur.
A C
C = ox⋅ (5.1)
(5.1)’deki bağıntı, tasarımda kullanılan kapasite değerini vermektedir. MOSIS 0.5µA prosesinde, oksit kalınlığı tox=139 Angstrom, birim oksit kapasitesi Cox =0.248µF/cm2 ‘dir.
Serim üzerinde A=252.2e-8cm2 alan kullanılarak, elde edilen kapasite değeri 626fF ‘dır.
Birim kare başına poli direnci (sheet resistance), poli kontak direnci ve poli köşe direnç değerleri hesaba katılarak DAC devresinde gerekli direncin serimi ise poly1 katmanı ile oluşturulmuştur.
W L R
R= s⋅ (5.2)
(5.2)’deki bağıntı, tasarımda kullanılan 1kΩ direnç değerini vermektedir. MOSIS 0.5µA prosesinde, birim kare başına poly direnci 21.6Ω, herbir köşenin direnci 12.096Ω ve kontak direnci 15.8Ω olarak hesaba katılmıştır.
Tümdevre üzerinde yer alan analog devrelerin serimleri, yukarıda bahsedilen serim kurallarına uygun olarak tasarlanmıştır. Bölüm 3’te devreleri tanıtılan, çarpma devresinin, kare alıcı devrenin, karekök alıcı devrenin, sigmoid fonksiyon üreteci devresinin, aynı ve zıt yönlü akım aynalama devrelerinin ve çıkarma devresinin serimleri sırasıyla Ek 6’da verilmiştir. Ayrıca bu çalışmada, tüm sayısal alt devrelerin de serimleri çizilmiş, bu tasarımlardan algı yükselteci devresi ile birlikte EEPROM hafıza bloğunun, 4x9 kod çözücü devresinin, çıkış katmanındaki nöron sayısını düzenleyen kontrol bloğunun serimleri analog devrelerin serimlerinin ardından ekte verilmiştir. Ek 6’da ayrıca karma işaret işleyen donanımlardan DAC devresi ve DAC devresiyle birlikte 8 bitlik hafıza bloğunun ve 64 byte’lık hafıza bloğunun serimleri yer almaktadır. Analog alt devrelerin birleştirilmesiyle oluşan, 16 giriş ve 16 merkez sahip CSFNN ağı tümdevresinin gizli nöronunun serimi ekte bulunmaktadır.
Serimleri çizilen çarpma devresinin, kare alıcı devrenin, karekök alıcı devrenin, sigmoid fonksiyon üreteci devresinin, aynı ve zıt yönlü akım aynalama devrelerinin serim sonrası simülasyonları gerçekleştirilmiş, DC analiz sonuçları ile devre sonuçlarının ideal eğriden sapma miktarını gösteren hata eğrileri elde edilmiştir. Serim sonrası elde edilen karakteristikler Ek 7’de verilmiştir.
Tümdevrede yer alan analog devreler çevresel etkilere bağlı olarak sıcaklık ve besleme geriliminin değişiminden doğrudan etkilenmektedir. Bu değişimlerin, analog devreler üzerine etkileri parametrik saçılım eğrileri elde edilerek incelenmiştir. Çarpma devresinin, kare alıcı devrenin, karekök alıcı devrenin, sigmoid fonksiyon üreteci devresinin, aynı ve zıt yönlü akım aynalama devrelerinin sıcaklık ve besleme gerilimlerinin değişimi için elde edilen parametrik saçılım eğrileri Ek 8’de verilmiştir. Devrelerin besleme geriliminde %10’luk değişim yaratılmasıyla ve aynı zamanda sıcaklık parametresinin de 0 ile 50 derece aralığında taratılmasıyla bu eğriler elde edilmiştir. Devrelerin besleme geriliminden daha çok sıcaklık değişimlerine oldukça duyarlı olduğu gözlenmiştir. Sıcaklığın artması ile devre karakteristiklerindeki saçılımlar artmaktadır.