Sendo comprovado o bom casamento das curvas experimentais com as simuladas em temperatura ambiente, e tendo em vista o estudo das origens da distorção harmônica em temperatura ambiente, foi dado prosseguimento às simulações de estruturas resistivas 2-MOS em função da temperatura. Estas simulações têm por objetivo determinar a variação da distorção para dispositivos GC GAA com diferentes LLD/L entre as temperaturas de 100 K e 300 K.
Através do módulo de circuitos do simulador Atlas, foram simuladas famílias de curvas ID vs. VDS com diversos VGT para o circuito apresentado na Figura 3.17 (onde
IDSt = IDS1 – IDS2 e VDS = VD1 = Vo + Va) polarizados em diversas temperaturas, como
mostrado na Figura 3.35 para dispositivos GAA convencionais. No entanto, estas simulações também foram efetuadas para GC GAAs de várias razões LLD/L. As curvas
foram simuladas para tensões de porta variando entre –0,5 V e 0,5 V. Como se pode observar na Figura 3.35, para uma mesma sobretensão de porta, a corrente de dreno apresenta um incremento com a redução da temperatura. Como mostrado anteriormente, este incremento já era esperado, uma vez que, para baixas temperaturas, ocorre um aumento da mobilidade dos portadores devido à menor vibração na rede cristalina 95.
As curvas apresentadas na Figura 3.35, assim como outras para diferentes VGT,
foram submetidas ao Método da Função Integral e a distorção harmônica de terceira ordem foi obtida. Na Figura 3.36, é apresentado HD3 em função da sobretensão de porta para dispositivos GAA convencionais e GC GAAs de LLD/L entre 0,1 e 0,3 nas
de polarização dos dispositivos quando estes operam em estruturas 2-MOS. Embora as curvas sejam apresentadas para Va = 0,15 V, comportamento similar é observado em qualquer amplitude de entrada entre 0,01 V e 0,5V.
-0,6 -0,4 -0,2 0,0 0,2 0,4 0,6 -300 -200 -100 0 100 200 300 I DS [ A] V DS [V] ; ; T = 100 K ; ; T = 200 K ; ; T = 300 K VGT = 1,0 V; 2,0 V; 3,0 V L = 10 m > VGT, < T
Figura 3.35 – Curvas da corrente IDS em função da tensão aplicada a uma das entradas VDS da estrutura
2-MOS formada com transistores GAA convencional para diversas temperaturas.
Como pode ser observado na Figura 3.36, para baixos valores de VGT (inferiores
a 0,5 V) todos os dispositivos estudados exibem HD3 similar, apresentando pouca variação com LLD/L e com a temperatura de operação. No entanto, uma pequena
melhora na distorção é percebida conforme LLD/L ou a temperatura aumenta. Para VGT
entre 0,5 V e 1,3 V, dependendo da temperatura de operação, os dispositivos apresentam picos de linearidade e uma significativa melhora em HD3 (em alguns casos superior a 40 dB) pode ser observada em relação à linearidade mostrada à direita ou à esquerda do pico. Entretanto, a polarização dos transistores nestes picos de linearidade não é prática, como já mencionado 79. Para VGT superiores a 1,3 V, uma melhor
linearidade é obtida. Contudo, esta melhora em HD3 tem forte dependência com a temperatura, sendo que o aumento da temperatura melhora a linearidade.
0,0 0,5 1,0 1,5 2,0 2,5 3,0 -140 -120 -100 -80 -60 -40 -20 H D 3 [d B ] VGT [V] 100K , 200K, 300K , , GAA Convencional (LLD/L = 0) , , GC GAA - LLD/L = 0,1 , , GC GAA - LLD/L = 0,3 Va = 0,15 V L = 10 m Vo = 0 V
Figura 3.36 – Curvas de HD3 vs. VGT simuladas para dispositivos GAA convencionais e GC GAAs de
diversos LLD/L com temperaturas entre 100 K e 300 K.
Como já discutido para estruturas 2-MOS compostas por FinFETs, a piora na distorção à esquerda dos picos de linearidade pode ser devida ao fato dos dispositivos estarem saindo da região de triodo e tendendo à saturação. Nesta região, a distorção é dominada pelo efeito de corpo dos dispositivos 78, que apresenta pouca variação com
LLD/L e T 16. À direita dos picos de linearidade, a distorção é função, principalmente, da
mobilidade e de sua degradação. Conforme a temperatura diminui, ocorre uma maior degradação da mobilidade por conta do espalhamento da superfície 95. No entanto, em baixas temperaturas um significativo aumento da mobilidade é apresentado por todos os dispositivos 102. Aparentemente, a interação entre a maior mobilidade e o aumento de sua degradação é responsável por uma piora em HD3, conforme a temperatura de operação dos dispositivos é reduzida. Também, como mencionado para estruturas 2-MOS compostas por FinFETs, os picos de linearidade resultam da compensação entre efeito de corpo e degradação da mobilidade 79, de forma que ocorre uma compensação das não-linearidades geradas por cada um dos efeitos. Conforme a temperatura é reduzida, estes picos migram para sobretensões de porta mais baixas, o que pode estar relacionado com o maior efeito da degradação da mobilidade em HD3 para VGT mais baixos.
DORIA, R. T.; PAVANELLO, M. A.; CERDEIRA, A.; RASKIN, J. P.; FLANDRE, D.; Application of Double Gate Graded-Channel SOI in MOSFET-C Balanced Structures, em: The 211th Electrochemical Society Meeting, v. 6, p. 217-222, 2007.
DORIA, R. T.; CERDEIRA, A.; RASKIN, J. P.; FLANDRE, D.; PAVANELLO, M. A.; Linearity Analysis in double Gate Graded-Channel SOI Devices applied to 2-MOS MOSFET-C Balanced Structures, em: SBMicro 2008 – 23rd International Symposium on Microelectronics Technology and Devices, p. 273-282 , Gramado, 2008.
3.4 COMPORTAMENTO ANALÓGICO E LINEARIDADE EM TRANSISTORES SEM JUNÇÕES OPERANDO EM SATURAÇÃO
Como mencionado em diversas oportunidades, o transistor sem junções (Junctionless – JL) constitui um dispositivo desenvolvido recentemente 8. Por esta
razão, ao se iniciar seu estudo, foi constatado que nenhum dos seus parâmetros analógicos era sequer conhecido, diferentemente do que ocorria em transistores FinFETs e GC GAAs. Logo, no estudo de transistores JL se mostrou necessária uma análise mais abrangente no que tange às suas características analógicas. Deste modo, inicialmente, foram observadas as curvas da corrente de dreno de transistores JL e, então, avaliados diversos parâmetros-chave em aplicações analógicas como a razão de gm/IDS, a tensão Early e o ganho de tensão em malha aberta. Na análise de tais
parâmetros, os resultados obtidos foram comparados aos apresentados por FinFETs de porta tripla ou Trigate de modo-inversão (IM) produzidos através de um processo de fabricação similar ao do transistor sem junções. Os resultados apresentados pelo transistor sem junções não devem ser comparados com aqueles mostrados para FinFETs produzidos no Imec no item 3.1, uma vez que o processo de fabricação de tais dispositivos é bem mais maturo que o do transistor JL estudado no item atual. O estudo procurou, ainda, identificar através de simulações tridimensionais as razões físicas responsáveis pelas diferenças nos parâmetros de dispositivos JL e IM. Na seqüência, foi observado o comportamento das principais características de ambos os transistores em função da temperatura e, apenas então, foi brevemente estudada a distorção harmônica, através de HD2 e HD3, de transistores JL quando estes operavam em saturação como amplificadores unitários.