Felsefe Sözlüğü Eserinden Örnek Çeviriler

Esta Seção apresenta a execução de parte da codificação MPEG sob a plataforma implementada. A aplicação é composta por 5 tarefas, mostradas na Figura 73: t1 envia a t2 8

vetores, cada um composto por 128 bytes; t2 recebe os vetores, executa o algoritmo IVLC e envia

os resultados à t3; t3 recebe os vetores de t2, executa o algoritmo IQUANT e envia os resultados à

t4; t4 recebe os vetores de t3, executa o algoritmo IDCT e envia os resultados à t5.

t1 t2 t3 t4 t5

Figura 73 – Grafo da aplicação MPEG.

Uma vez que MPEG é uma aplicação de tempo real, é importante a avaliação da vazão que o sistema pode fornecer. Dessa forma, os resultados desta Seção são apresentados na forma da taxa de recepção dos dados pela última tarefa (t5). Ou seja, é conhecido o instante de tempo Ti, no qual

a tarefa t5 recebe o primeiro byte de dados (primeiro byte do primeiro vetor) e o instante de tempo

Tf, no qual t5 recebe o último byte de dados (último byte do oitavo vetor). Conhecendo estes

tempos pode-se calcular a vazão do sistema, para a recepção de dados por t5. A Tabela 16

apresenta estes instantes de tempo para três diferentes mapeamentos. No mapeamento M1, as tarefas

t1, t3 e t5 compartilham o processador P1 e as tarefas t2 e t4 compartilham o processador P2.

Para este mapeamento, é utilizada a alocação estática de tarefas. Nos mapeamentos M2 e M3 todas as tarefas estão distribuídas em 5 processadores. Em M2 utiliza-se alocação estática de tarefas e em

M3 utiliza-se alocação dinâmica.

Tabela 16 – Instantes de tempo Ti e Tj para recepção de dados da tarefa t5.

Mapeamento t1 t2 t3 t4 t5 Estratégia Ti - t5 Tf - t5 M1 P1 P2 P1 P2 P1 Estática 25.785.530ns 38.561.690ns M2 P1 P2 P3 P4 P5 Estática 1.320.760ns 5.957.910ns M3 P1 P2 P3 P4 P5 Dinâmica 1.450.380ns 5.811.990ns

A Tabela 17 apresenta a vazão do sistema para os três mapeamentos. Os dados que chegam na tarefa t5 totalizam em 1024 bytes (8 vetores de 128 bytes). Dessa forma, a vazão é calculada

cinco tarefas da aplicação concorrem pelo uso de dois processadores. Dessa forma, os resultados demoram mais tempo para chegar na tarefa t5. Os mapeametos M2 e M3 obtiveram vazões

equivalentes à quase o triplo da vazão obtida no mapeamento M1. Isso se deve ao fato de que as tarefas executam em paralelo e não concorrem por recursos.

Tabela 17 – Vazão do sistema para a recepção de dados da tarefa t5.

Mapeamento Vazão M1 85,3KB/s

M2 222,6KB/s

M3 238,1KB/s

A Figura 74 apresenta o processo de alocação das tarefas para o mapeamento M1. Na Figura, o sinal data_in representa os dados provenientes da NoC que chegam no processador. O sinal intr_signal representa uma interrupção do processador. Observa-se na linha do tempo, a alocação seqüencial das cinco tarefas: t1 em SLAVE1, t2 em SLAVE2, t3 em SLAVE1, t4 em

SLAVE2 e t5 em SLAVE1. Observa-se ainda, que a tarefa t1 não é interrompida no início de sua

execução, pois a tarefa t2 ainda não foi alocada e, portanto, não faz requisições de mensagem à t1.

Alocação de t1 Alocação de t2 Alocação de t3 Alocação de t4 Alocação de t5 Execução de t1 sem interrupção por t2

Figura 74 – Alocação de tarefas para o mapeamento M1, com alocação estática.

O término da execução das tarefas para o mapeamento M1 é mostrado na Figura 75. Observa-se a conclusão de todas as tarefas em SLAVE2 (page=0). Em SLAVE1, a tarefa t5

(page=3) termina sua execução fazendo a impressão dos resultados.

A Figura 76 apresenta o processo de alocação das tarefas para o mapeamento M2. Observa- se na linha do tempo, a alocação seqüencial das cinco tarefas: t1 em SLAVE1, t2 em SLAVE2, t3

em SLAVE3, t4 em SLAVE4 e t5 em SLAVE5. Neste mapeamento, a tarefa t2 é interrompida

várias vezes, desde o início de sua execução, pela tarefa t3 que faz requisições de mensagens ainda

Término da execução de t2 e t4

Im pressão dos resultados por t5

Figura 75 – Término da aplicação para o mapeamento M1.

Alocação de t1 Alocação de t2 Alocação de t3 Alocação de t4 Alocação de t5 Execução de t1 sem interrupção por t2 1

Figura 76 – Alocação de tarefas no mapeamento M2, com alocação estática.

O término das tarefas no mapeamento M2 é mostrado na Figura 77. A tarefa t1 finaliza sua

execução bastante tempo antes das outras tarefas, não aparecendo na Figura. Observa-se o término seqüencial das tarefas. A última tarefa a finalizar a execução é a tarefa t5 em SLAVE5 (page=1),

com a impressão dos resultados.

A Figura 78 apresenta o processo de alocação das tarefas para M3. Este mapeamento é igual ao utilizado em M2, contudo, a alocação é dinâmica. Isto significa que: a tarefa t2 será

alocada apenas quando for requisitada por t1; a tarefa t3 será alocada apenas quando for

requisitada por t2; a tarefa t4 será alocada apenas quando for requisitada por t3; por fim, a tarefa

t5 será alocada apenas quando for requisitada por t4. Diferentemente do mapeamento M2, no qual a

tarefa t2 é interrompida sucessivas vezes pela tarefa t3, no mapeamento M3, t2 executa um tempo

sem interrupções (legenda 1 da Figura) e requisita t3. Após t3 ser alocada e iniciar sua execução, a

mesmo para M2, mostrado na Figura 77.

Término de t2

Término de t3

Término de t4

Término de t5

Figura 77 – Término da aplicação MPEG, para o mapeamento M2.

Alocação de t1 Alocação de t2 Alocação de t3 Alocação de t4 Alocação de t5 1 2

8 C

ONCLUSÕES

Sistemas multiprocessados em chip, MPSoC, são uma tendência no projeto de sistemas embarcados. Entretanto, não há plataformas completas disponíveis em domínio público para realizar pesquisas no tema. Freqüentemente, os temas são tratados de forma isolada. Por exemplo, há inúmeros trabalhos situados dentro dos temas de rede intra-chip, processadores embarcados e sistemas operacionais embarcados. Contudo, trabalhos contendo a integração de todo o sistema e avaliando seu desempenho, são escassos.

A contribuição maior desta Dissertação foi o desenvolvimento de uma plataforma MPSoC completa, multiprocessada e multitarefa, com interconexão por rede intra-chip. Esta plataforma será de domínio público, disponível aos grupos de pesquisa que trabalham nas áreas de NoC, MPSoC, sistemas operacionais embarcados, entre outros.

O trabalho iniciou a partir das descrições VHDL da rede Hermes e do processador Plasma. O desenvolvimento concomitante do hardware para integrar os componentes principais e do software para suportar as aplicações concorrentes resultaram nas seguintes contribuições: (i) de hardware: arquitetura do nodo de processamento – composto pela interface de rede, DMA, processador; (ii) de software: desenvolvimento do microkernel para suporte a aplicações concorrentes e alocação estática e dinâmica de tarefas.

A plataforma MPSoC desenvolvida foi descrita em VHDL sintetizável (nível RTL), e validada por simulação VHDL. Apesar do tempo de simulação ser elevado, esta estratégia permite: (i) simular a arquitetura que realmente executará no hardware, não sendo um modelo abstrato, como muitas vezes encontra-se na literatura; (ii) avaliar com precisão, no nível de ciclo de relógio, o desempenho dos mecanismos empregados na comunicação, transferência de dados, chaveamento de contexto, entre outros.