GEC˙IKMELER˙IN˙IN BEL˙IRLENME SÜRES˙IN˙IN KISALTILMASI
Sızıntıdan kaynaklanan güç tüketimini azaltmak için bugüne kadar pek çok teknik önerilmi¸stir. Bunların arasında en yaygın olarak kullanılanı devrenin de˘gi¸sik yerlerinde farklı e¸sik gerilimleri kullanmaktır. Burada ana fikir hız açısından önemli olan devre yollarında dü¸sük e¸sik gerilimi olan (yüksek hızlı ve yüksek güç tüketimli) transistör- ler kullanılması, genel devre hızı açısından önemsiz olan yollarda yüksek e¸sik ger- ilimli (dü¸sük hızlı ve dü¸sük güç tüketimli) transistörler kullanılmasıdır. Bu teknik devrenin genel gecikmesini de˘gi¸stirmezken sızıntı akımından kaynaklanan güç tüketi- mini önemli oranda azaltır. Bu teknik seçilen e¸sik gerilimlerine ba˘glı olarak, yalnızca dü¸sük e¸sik gerilimi kullanan devrelere göre güç tüketimini 2-10 kat arası azaltabilir [16, 19, 22, 23]. Transistörlerin besleme gerilimi ile toprak arasına yan yana seri olarak ba˘glanması da sızıntı akımını etkileyen bir ba¸ska etkendir. Seri olarak ba˘glan- mı¸s iki kapalı transistörden akan sızıntı akımının yarattı˘gı güç tüketimi, tek bir kapalı transistörden akan sızıntı akımının yarattı˘gı güç tüketiminden çok daha azdır. Bu gö- zlem pek çok devrenin dura˘gan güç tüketimini azaltmakta kullanılmı¸stır. Literatürde devre giri¸sleri transistörlerin en çok sayıda seri olaca˘gı biçimde seçilmi¸stir [11, 24]. [13, 16, 18, 21]’de sızıntı akımının azaltılması için devre ile seri olarak bir uyku tran- sistörü ba˘glanmı¸stır. Bu transistör devre çalı¸sırken iletim durumunda devre anlamlı bir i¸slem yapmadı˘gındaysa kapalı durumdadır. Bu teknik devrenin çalı¸smadı˘gı du- rumda gerçekle¸sen dura˘gan güç tüketimini büyük ölçüde azaltır. Ancak bu tekni˘gin uyku transistörü üzerine dü¸sen gerilim nedeniyle devre i¸slem yaptı˘gı sırada i¸slem hızını yava¸slatıcı etkisi vardır. Aynı zamanda uyku transistörünün açılıp kapatılması sırasında da belirli bir zaman geçmekte ve devre uyku transistörü açıldıktan hemen sonra kul- lanılamamaktadır. Bu nedenle devrenin yeniden uyanması için geçen zamanının hesa- planması devrenin en az sürede i¸sler duruma geçirilmesi ve uyku transistörünün yan etkilerini azaltmak için büyük önem ta¸sımaktadır.
Dura˘gan güç tüketiminin azaltılması için uyku transistörü kullanılan devrelerde devre uyku transistörü ile gerilim kayna˘gından ayrılmı¸s durumda iken yeniden uyandırılmak
istendi˘ginde, devrenin tüm dü˘gümlerindeki gerilimlerin ne kadar zamanda kararlı du- ruma geçece˘gini bilinmesi önemlidir. Devrenin ara dü˘gümlerindeki gerilimler kararlı duruma geçmeden devre yeniden kullanılamaz. Bu nedenle tasarım anında devrelerin ne kadar zamanda uyanaca˘gının hesaplanması önemlidir.
Uyku transistörünün ba˘glı oldu˘gu dü˘güm, transistör iletmedi˘gi durumda açıkta oldu˘gu için, bu dü˘gümün üzerine dü¸sen gerilim kararlı duruma ula¸sıncaya kadar geçen za- manının benzetim yoluyla bulunması di˘ger sıradan CMOS devrelerinin gecikmelerinin benzetim yoluyla bulunmasına göre çok daha uzun zamanda gerçekle¸smektedir. Çok yüksek sayıda transistöre sahip devreler sızıntı akımının azaltılması için uyku tran- sistörleri kullanılarak tasarlandı˘gında benzetim zamanının çok uzun olması nedeniyle uyanma süresinin do˘gru olarak hesaplanması mümkün olamamaktadır. Bu nedenle uyku transistörünün kullanıldı˘gı durumlarda CMOS devrelerin benzetim zamanının azaltılması önem kazanmaktadır. Bu çalı¸smada CMOS devrelerin uyku transistörü dı¸sında kalan kısmının davranı¸sının modellenerek benzetim zamanının azaltılması önerilmektedir.
4.1. Davranı¸s Modellemesi ile Benzetim Zamanının Azaltılması
Sızıntı akımını azaltmak maksadıyla uyku transistörü kullanan devrelerin benzetim za- manını dü¸sürebilmek için bu çalı¸smada uyku transistörü dı¸sında kalan CMOS bile¸sen- lerinin aktarım fonksiyonları polinomlarla modellenmi¸stir. Bu modelleme yapılırken bile¸sene uygulanan gerilim, VG, ve uyku transistörünün yerle¸stirildi˘gi dü˘gümün (sanal
toprak) gerilimi, VS T, ba˘gımsız de˘gi¸skenler olarak alınmı¸stır. Uyku transistörü
açıldı˘gında, sanal toprak dü˘gümü topraklanır ve devrenin gerçek topra˘gına çok yakın bir de˘gere eri¸sir. Bu de˘gerin kararlı duruma gelmesinin benzetimi uyku transistörü ba˘glıyken çok uzun sürmekte, devre uyku transistörü olmadan benzetildi˘ginde ise ben- zetim kısa zamanda sonuçlanmaktadır. Bu nedenle devrenin uyku transistörlerinin dı¸sında kalan bile¸senlerinin bir polinomla modellenip bu polinomun uyanma zamanı benzetime bir kara kutu olarak katılması benzetim süresinden kazanç sa˘glamaktadır.
Bu yakla¸sımın denenmesi için ¸Sekil 4.1. ’de gösterilen uyku transistörlü bir eviricinin benzetimi seçilmi¸stir. Devre öbeklerinin davranı¸sını uyanma zamanını bulmak için yapılan benzetime aktarmak için öbeklerin yerine polinom modelleri kullanılmı¸stır. Bu yöntemin ¸Sekil 4.1. ’de görülen evirici devresine uygulanmı¸s hali ¸Sekil 4.2. ’de
¸Sekil 4.1. Uyku Transistörlu CMOS Evirici
gösterilmi¸stir.
Aktarım fonksiyonunun çıkarımında ilk adım, de˘gi¸sen VG ve VS T gerilimlerine göre
olu¸san çıkı¸s gerilimi de˘gerlerini, VC, belirlemektir. CMOS evirici VG ve VS T’ yi
0V’tan VDD’ye kadar 0.1V ve 0.05V’lık artı¸slarla benzetilmi¸stir. Bu VG ve VS T’ye
kar¸sılık gelen tüm çıkı¸s gerilimi de˘gerleri bir tabloya aktarılmı¸stır. Devre benzetim programı SPICE’ın, polinom olarak modellenmi¸s aygıtları benzetme yetene˘gi kul- lanılarak ¸Sekil 4.2.’de gösterilen evirici yerine benzetimlerden elde edilen tablonun iki de˘gi¸skenli polinomlara çevrilmi¸s hali kullanılmı¸stır. Kullanılan bu tablo de˘gi¸sik giri¸sler için devrenin sa˘gladı˘gı çıkı¸s gerilimlerini göstermektedir. Tablolardaki satır ve sütunlarda kullanılan giri¸s gerilimlerinin arasında küçük artı¸slar olması tablodaki nokta sayısını ve dolayısıyla sonuçta ortaya çıkacak olan polinomun do˘gruluk oranını artırmaktadır. Bu tablolardaki gerilim de˘gerleri MathCad yazılımı kullanılarak çe¸sitli dereceden polinomlar için polinom katsayıları hesaplanmı¸s ve bu polinom katsayıları kullanılarak SPICE modelleri benzetim için hazırlanmı¸stır. Üretilen POLY isimli fonksiyon için yazılmı¸s SPICE kodu a¸sa˘gıdaki gibidir:
EXXX NODE+ NODE- POLY(degree) (x1, x2, ...) c0 c1 c2 .
. .
Bu ifadede yer alan EXXX, modelin gerilim ile denetlenen gerilim kayna˘gı oldu˘gunu, NODE+ ve NODE- modelin çıkı¸s dü˘gümlerinin pozitif ve negatif dü˘gümlerini, ve
ci’ler de polinomun katsayılarını gösterir. xi’ler ise kullanılan polinom modelinin
giri¸sleridir. Örnek olarak kullanılan evirici için bu giri¸sler VS T ve VG’dir. Daha
zetilmi¸s ve benzetim zamanları kaydedilmi¸stir. Elde edilen benzetim zamanları ve ben- zetim sonuçlarında sa˘glanan do˘gruluk oranları "sonuçlar ve açıklamalar" bölümünde ayrıntılı biçimde sunulmu¸stur.
¸Sekil 4.2. Davranı¸s Modeli
4.2. Sonuçlar ve Açıklamalar
Tablo Çizelge 4.1. yapılacak benzetimde kullanılmak üzere çıkarılan tablo ile polinom model arasındaki Pearson ilinti katsayılarını göstermektedir. Derecesi n olan bir poli- nom için (n+1)(n+2)/2 katsayı hesaplanması gerekir ve bu durum aynı sayıda çarpım yapılmasına yol açar.
Çizelge 4.1. Tablo ve Üretilen Polinomlar Arasındaki ˙Ilintiler Polinomun Derecesi 0,1 Artırımlı 0,05 Artırımlı
3 0,932 0,930 5 0,966 0,965 7 0,980 0,979 8 0,981 0,979 9 0,984 0,984 10 0,984 0,986 11 0,988 0,987
¸Sekil 4.2.’de gösterilen evirici hem polinomlarla modellenmi¸s hem de fiziksel BSIM4 [17] modeli kullanılarak benzetilmi¸stir. Yapılan iki ayrı benzetimin tamamlanma süreleri ¸Sekil 4.3. ’te gösterilmi¸stir. Benzetim sonuçları BSIM4 ile kar¸sıla¸stırıldı˘gında önerilen 11. dereceden polinom modelinin benzetim zamanını 1,69 kat dü¸sürdü˘gü gö- zlenmi¸stir. Alınan sonuçlar daha dü¸sük dereceli polinom modellerinin kullanılmasının
benzetim zamanını daha fazla dü¸sürdü˘günü, ancak benzetim sonuçlarının do˘grulu˘gu- nun dü¸sük dereceli polinomlar kullanıldı˘gında daha az oldu˘gunu göstermi¸stir.
0 2 4 6 8 10 12 n=3 n=6 n=8 n=9 n=10 n=11 BSIM4 Z a m a n ( s )
Uyku Transistorsuz Evirici Uyku Transistorlu Evirici
¸Sekil 4.3. Tek Evirici ˙Için ˙I¸slemci Yürütümü Zamanı
¸Sekil 4.3.’te sol tarafta gösterilen sonuçlarda her polinom derecesi için sol taraftaki çubuk, uyku transistörsüz eviriciler için benzetim zamanlarını, sa˘g taraftaki çubuk ise uyku transistörü ba˘glanmı¸s eviricilerdeki benzetim zamanlarını göstermektedir. ¸Se- kilde görüldü˘gü gibi 11. dereceden karma¸sık bir polinom bile benzetim zamanında çok önemli bir dü¸sü¸s sa˘glamı¸stır. Benzetilen örnek devrelerde yalnızca i¸slevi gören devrelerin davranı¸sı modellenmi¸s uyku transistörünün davranı¸sı ise modellenmemi¸stir. E˘ger uyku transistörünün davranı¸sı da devrenin geri kalanı gibi ayrıca modellenirse, benzetim zamanı daha da dü¸secek ancak benzetim sonunda bulunan sonuçların do˘gru- lu˘gu da azalan benzetim zamanıyla birlikte azalacaktır.
Önerilen modelin daha büyük devrelerde etkisinin gözlenmesi için, art arda ba˘glanmı¸s 10 eviricinin benzetimi yapılmı¸stır. ¸Sekil 4.4. bu devrelerin benzetimi sırasında elde edilen ko¸sma zamanlarını göstermektedir. ¸Sekilde gösterilen her bir polinom dere- cesi için sa˘g taraftaki çubuklar sanal toprak geriliminin sabit tutuldu˘gunda elde edilen benzetim zamanlarını, sol taraftaki çubuklar ise sanal topra˘gın aldı˘gı gerilim de˘geri serbest bırakıldı˘gında ölçülen benzetim zamanını göstermektedir. Sanal topra˘gın ge- rilim de˘geri sabitlendi˘ginde gözlemlenen benzetim zamanı 11. dereceden bir polinom için 1,81 katlık bir hızlanma göstermektedir. Ancak genelde uyku transistörü kullanan devrelerde VS T geriliminin aldı˘gı de˘ger devingen olarak de˘gi¸sti˘ginden ¸Sekil 4.4.’te
0 10 20 30 40 50 60 70 n=3 n=8 n=11 BSIM4 Z a m a n ( s )
Değişen Sanal Toprak Sabit Sanal Toprak
¸Sekil 4.4. 10 Evirici ˙Için ˙I¸slemci Yürütümü Zamanı
De˘gi¸sken gerilimli sanal toprak kullanılarak yapılan benzimlerde 11. derece polinom modeli kullanıldı˘gında benzetim zamanında 1,84 kat, 8. derece polinom modeli kul- lanı˘gında ise benzetim zamanında 3,64 katlık bir azalma sa˘glanmı¸stır.
Çizelge 4.2. Tablo ve Üretilen Polinomların Kar¸sıla¸stırılması
Model N=8 N=11 BSIM4
Yürütme Zamanı (sn) 19,27 35,52 65,70
Yineleme 141945 141330 141261
Devre Denklemleri 25 25 59
Tablo Çizelge 4.2., fiziksel model ile önerilen modelleme tekni˘ginin devre denk- lemi sayılarını, benzetim zamanlarını ve sonuca yakla¸smak için yapılan yineleme sayılarını göstermektedir. Sonuçlar, yineleme sayılarının tüm modeller için yakla¸sık aynı olmasına ra˘gmen, fiziksel modelin polinom modelden daha fazla denklem sayısı oldu˘gunu göstermektedir. Benzetim zamanı yineleme sayısı, (NY), ve devre denklem
sayısı, (ND), çarpımıyla do˘gru orantılıdır. Bundan dolayı 8. dereceden polinom mo-
delinin yineleme sayısı fiziksel modelden fazla olmasına ra˘gmen, polinom modeli kul- lanıdı˘gında daha az devre denklemi çözüldü˘gü için yapılan benzetim daha kısa sür- mü¸stür. Fiziksel modelin NY x ND çarpımının, 8. dereceden polinom modelininkine
oranı 2,34 iken benzetim zamanı oranı 3,43’tür. Bu sonuç BSIM4 fiziksel CMOS mo- delinin denklemlerinin, iki de˘gi¸skenli 8. derece polinoma göre neden daha fazla zaman aldı˘gını göstermektedir.
Çizelge 4.3. Sanal Topra˘gın Kararlı Hale Gelmesi ˙Için Gereken Zaman Model tk(ps) ˙I¸slemci Zamanı(s) Hata(%)
BSIM4 107,60 10,080 — N=11 109,20 7,508 1,484 N=10 109,746 7,064 1,985 N=9 109,474 6,476 1,733 N=8 111,316 5,964 3,444 N=6 111,650 5,256 3,755 LEVEL 1 0,600 2,028 99,434 LEVEL 2 55,200 2,528 48,703 LEVEL 3 76,078 2,256 29,301 LEVEL 52 127,660 3,932 18,633
Dikkat edilmesi gereken di˘ger bir konu, benzetim sonuçlarının fiziksel model kul- lanılarak yapılan benzetim sonuçları ile olan tutarlılı˘gıdır. Tutarlılı˘gı de˘gerlendirmek için, benzetilen eviriciye bir uyku transistöru ba˘glanmı¸s, hem BSIM4 fiziksel modeli ile hem de üretilen polinom modelleri ile benzetimleri yapılmı¸stır. Tablo 3 uyku tran- sistörü açıldıktan sonra sanal topra˘gın 0V’ta kararlı hale gelebilmesi için gereken za- manı, tk, mikroi¸slemcide benzetim programının ko¸sma zamanını ve elde edilen sonu-
cun fiziksel model kullanılarak elde edilen sonuca göre ba˘gıl hatasını göstermekte- dir. Bir eviriciyi polinomlarla ifade etmek çok fazla basitle¸stirme olarak görülse de, davranı¸s modelleri kullanılarak elde edilen benzetim sonuçlarının beklenen de˘gerlere çok yakın oldu˘gu Çizelge 4.3. ’te görülmektedir. Bulunan sonuçlar daha önce geli¸stir- ilmi¸s di˘ger SPICE MOSFET modelleri kullanılarak yapılan benzetimlerin sonuçlarıyla da kar¸sıla¸stırılmı¸stır. Bu modellerden LEVEL 1, 2 ve 3 genellikle kanal uzunlu˘gu 1-10
µm olan devreler için geçerlidir; LEVEL 52 ise kısa kanal etkilerini de göz önüne alan
BSIM3V3’tür.
¸Sekil 4.5. polinom modellerinin hızlandırma ve do˘gruluk ödünle¸sim e˘grisini göster- mektedir. Bu ¸sekilde do˘gruluk BSIM4 modelinin sonuçlarına göre tanımlanmı¸stır. ¸Se- kilde de görüldü˘gü gibi do˘gruluktan bir miktar fedakarlık ederek benzetim zamanında önemli bir dü¸sü¸s elde edilebilir.
94 95 96 97 98 99 100 1,00 1,34 1,43 1,56 1,69 1,92 Hızlandırma Çarpanı D o ğ ru lu k
¸Sekil 4.5. Polinom Modellerde Do˘gruluk ve Hızlandırma
4.3. Sonuç
Bu çalı¸smada uyku transistöru kullanan devrelerin benzetim zamanının dü¸sürülmesi için bir yöntem sunulmu¸stur. Benzetimi yapılan kapıların, davranı¸slarını temsil eden bir e˘gri ile de˘gi¸stirilmesiyle benzetim sonuçlarından çok az oranda kayıp vererek, ben- zetim zamanlarından yüksek kazanımlar sa˘glanmı¸stır. Örnek olarak seçilmi¸s uyku transistörlü eviricilerin benzetimleri, altıncı dereceden polinom için do˘gruluktan yal- nızca %3,75 ödün vererek yakla¸sık iki kat hızlandırma ve onbirinci dereceden polinom için benzetim sonucu do˘grulu˘gundan %1,484 oranında kayıp ile 1,342 kat hızlandırma elde edilebilece˘gini göstermi¸stir.
KAYNAKLAR
[1] Moore, G., Cramming More Components into Integrated Circuits, Electronics, Vol. 38, Nr 8, 1965.
[2] Rabaey, J. M., Chandrakasan, A., Nikolic, B., Digital Integrated Circuits: A De- sign Perspective, Prentice-Hall, Upper Saddle River, 2004.
[3] Gelsinger, P., Microprocessors for the New Millennium Challenges, Opportunities and New Frontiers, ISSCC 2001.
[4] De, V., and Borkar, S., Technology and Design Challenges for Low Power and High-Performance, International Symposium on Low Power Electronics and De- sign, 163-168, San Diego, U.S.A., A˘gustos 1999.
[5] Veendrick, H., Short-circuit dissipation of static CMOS circuitry and its impact on the design of buffer circuits. IEEE Journal of Solid-State Circuits, 19, 468-473, 1984.
[6] Roy, K., Mukhopadhyay, S., Meimand, H., Leakage Current Mechanisms and Leakage Reduction Techniques in Deep-Submicron CMOS Circuit, Proceedings of the IEEE, 91, 302-327, 2003.
[7] Allen, P.E., Holberg, D.R., CMOS Analog Circuit Design, New York: Oxford University Press, 2002.
[8] Borkar. S., Design Challenges of Technology Scaling, IEEE Micro, pp.23-29, A˘gustos, 1999.
[9] Hodges, D.A., Jackson, H.G., Saleh, R.A. Analysis and Design of Digital Inte- grated Circuits: In Deep Submicron Technology, McGraw-Hill 3rd Edition, 2003. [10] Weste, N.H.E., Harris, D., CMOS VLSI Design: A Circuits and Systems Per-
spective, Addison-Wesley, 2005.
[11] Halter, J.P., Najm, F., A Gate-Level Leakage Power Reduction Method for Ultra- Low-Power CMOS Circuits Custom Integrated Circuits Conference, 475-478, 1997.
[12] Angelov, G., Hristov, G., SPICE Modeling of MOSFETs in Deep Submicron” 27th International Spring Seminar on Electr. Technology (ISSE), Bankya, Bul- garia, Book 2, 257-262, Mayıs 2004.
to Achieve Leakage-Free Giga-Scale Integration, Custom Integrated Circuits Con- ference, 409-412, 2000.
[14] Kang, S. M., Leblebici, Y., CMOS Digital Integrated Circuits: Analysis and De- sign, New York: McGraw-Hill, 1999.
[15] Kao, J. T., Chandrakasan, A. P., Dual-Threshold Voltage Techniques for Low- Power Digital Circuits, IEEE JSSC, 35(7):1009-1018, Temmuz 2000.
[16] Ketkar, M., Sapatnekar, S. S., Standby Power Optimization via Transistor Sizing and Dual Threshold Voltage Assignment, International Conference on Computer Aided Design (ICCAD), 375-378, 2002.
[17] Liu, W., Jin, X., Cao, K. M., Hu, C., BSIM4.0.0 MOSFET Model Users’ Manual Berkeley, CA, Univ. California, 2000.
[18] Mutoh, S., Douseki, T., Matsuya, Y., Aoki, T., Shigematsu, S., Yamada, J., 1-V Power Supply High-Speed Digital Circuit Technology with Multithreshold- Voltage CMOS, IEEE Journal of Solid-State Circuits, 30, No. 8, 847-854, A˘gustos 1995.
[19] Nguyen, D., Davare, A., Orshansky, M., Chinnery, D., Thompson B., Keutzer, K., Minimization of Dynamic and Static Power Through Joint Assignment of Thresh- old Voltages and Sizing Optimization, International Symposium on Low Power Electronics and Design (ISLPED), 158-163, 2003.
[20] Schichman, H., Hodges, D. A., Modeling and Simulation of Insulated-Gate Field- Effect Transistors, IEEE Journal of Solid-State Circuits, vol. SC-3, no. 5, 285-289, 1968.
[21] Shigematsu, S., Mutoh, S., Matsuya, Y., Tanabe, Y., Yamada, J., A 1-V High- Speed MTCMOS Circuit Scheme for Power-Down Application Circuits IEEE JSSC, 32(6):861-869, Haziran 1997.
[22] Wang, Q., Vrudhula, S. B. K., Static Power Optimization of Deep Submicron CMOS Circuits for Dual VT Technology, International Conference on Computer Aided Design (ICCAD), 490-496, 1998.
[23] Wei, L., Chen, Z., Roy, K., Ye, Y., De, V.,‘Mixed-Vth (MVT) CMOS Circuit De- sign Methodology for Low Power Applications, Design Automation Conference (DAC), 430-435, 1999.
[24] Ye, Y., Borkar, S., De, V., A new technique for standby leakage reduction in high perform-ance circuits using transistor stack effects, International Symposium on VLSI Circuits, 40-41, 1998.
[25] Semiconductors Industry Association: International Technology Roadmap for Semiconductors 2005, http://www.itrs.net/Links/2005ITRS/Home2005.htm. [26] Ünsal, O. S., Tschanz, J. W., Bowman, K., De, V., Vera, X., Gonzalez, A., and
Ergin, O., Impact of Parameter Variations on Circuits and Microarchitecture, IEEE Micro Magazine, Vol. 26, No. 6, , 30-39, Kasım-Aralık 2006
[27] Schmookler, M.S., Nowka, K.J., Leading Zero Anticipation and Detection: A Comparison of Methods, 15th IEEE Symposium on Computer Arithmetic (ARITH-15 ’01), 2001.
[28] Yourst, M. T., PTLsim User’s Guide and Reference: The Anatomy of an x86-64 Out of Order Microprocessor, Technical report, www.ptlsim.org.
[29] BSIM 4.5.0 Manual, available at http://wwwdevice.
eecs.berkeley.edu/~bsim3/bsim4.html
[30] Ergin, O., Balkan, D., Ghose, K., and Ponomarev, D., Register Packing: Exploit- ing Narrow-Width Operands for Reducing Register File Pressure, International Symposium on Microarchitecture, 2004.
[31] Loh, G., Exploiting Data-Width Locality to Increase Superscalar Execution Bandwidth, in Proc. of the International Symposium on Microarchitecture, 2002. [32] Hinton, G., Sager, D., Upton, M., Boggs, D., The Microarchitecture of the Pen-
tium 4 Processor, Intel Technology Journal, Q1, 2001.
[33] Kumar, S., Pujara, P. and Aggarwal, A., Bit-Sliced Datapath for Energy-Efficient High Performance Microprocessors, in Proceedings of 4th Workshop on Power Aware Computer Systems (PACS 04) held in conjunction with MICRO-37, Port- land, Oregon, USA, Aralık 2004.
[34] Ponomarev, D., Küçük, G., Ergin, O., Ghose, K. and Kogge, P. M., Energy Ef- ficient Issue Queue Design, IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Vol. 11, No.5, October 2003, pp.789-800.
[35] Villa, L., Zhang, M. and Asanovic, K., Dynamic Zero Compression for Cache Energy Reduction, in Micro-33, Dec. 2000.
[36] Canal R., Gonzales A., and Smith J., Very Low Power Pipelines using Signifi- cance Compression, Proc. of the International Symposium on Microarchitecture, 2000.
[37] Canal R., Gonzales A., and Smith J., Very Low Power Pipelines using Signifi- cance Compression, Proc. of the International Symposium on Microarchitecture,
2000.
[38] Brooks, D. and Martonosi, M., Dynamically Exploiting Narrow Width Operands to Improve Processor Power and Performance, Proc. HPCA, 1999.
[39] Lipasti, M., Mestan, B. R., and Gunadi, E., Physical Register Inlining, ISCA, 2004
[40] Loh, G., Exploiting Data-Width Locality to Increase Superscalar Execution Bandwidth, in Proc. of the International Symposium on Microarchitecture, 2002. [41] Nakra, T., et.al., Width Sensitive Scheduling for Resource Constrained VLIW
Processors, Workshop on Feedback Directed and Dynamic Optimizations, 2001. [42] Loh, G., Width Prediction for Reducing Value Predictor Size and Power, in First
Value Prediction Workshop, ISCA, 2003.
[43] Sato, T., Arita, I., Table Size Reduction for Data Value Predictors by Exploiting Narrow Width Values, in Proc. of the International Conference on Supercomput- ing, 2000.
[44] Aggarwal, A., Franklin, M., Energy Efficient Asymmetrically Ported Register Files, in Proceedings of International Conference on Computer Design (ICCD), 2003.
[45] Butts, A., Sohi, G., Use-Based Register Caching with Decoupled Indexing, in Proc. of the International Symposium on Computer Architecture, 2004.
[46] Borch, E., Tune, E., Manne, S., Emer, J., Loose Loops Sink Chips, in Proc. of International Conference on High Performance Computer Architecture (HPCA-8), 2002.
[47] Wallase, S., Bagherzadeh, N., A Scalable Register File Architecture for Dynami- cally Scheduled Processors, in Proceedings. of International Conference on Paral- lel Architectures and Compilation Techniques (PACT-5), 1996.
[48] Park, I., Powell, M., Vijaykumar, T., Reducing Register Ports for Higher Speed and Lower Energy, in Proc. of Intl. Symposium on Microarchitecture (MICRO- 35), 2002.
[49] Kim, N., Mudge, T., "Reducing Register Ports Using Delayed Write- Back Queues and Operand Pre-Fetch", in Proc. of Int.l Conference on Supercomputing (ICS-17), 2003.
[50] Balasubramonian, R., Dwarkadas, S., Albonesi, D., Reducing the Complexity of the Register File in Dynamic Superscalar Processor, in Proceedings of the Interna- tional Symposium on Microarchitecture (MICRO-34), 2001.
[51] Kondo, M., Nakamura, H., A Small, Fast and Low-Power Register File by Bit- Partitioning, HPCA, 2005.
[52] Ergin, O., Ünsal, O., Vera, X., and González, A., Exploiting Narrow Values for Soft Error Tolerance, IEEE Computer Architecture Letters (CAL), Vol. 5, 2006. [53] Ergin, O., Ünsal, O., Vera, X., and González, A., Exploiting Narrow Values for
Soft Error Tolerance, IEEE Computer Architecture Letters (CAL), Vol. 5, 2006. [54] Gonzalez, R., Cristal, A., Pericas, M., Veidenbaum, A., Valero, M., An Asym-
metric Clustered Processor based on Value Content, ICS, 2005.
[55] Ünsal, O., Ergin, O., Vera, X., Gonzalez, A., Empowering a Helper Cluster through Data Width Aware Instruction Steering Policies, in Proceedings of 20th In- ternational Parallel and Distributed Processing Symposium (IPDPS-20), Rhodes, Greece, April 2006.
[56] Hu, J., Wang, S., Ziavras, S., In-Register Duplication: Exploiting Narrow-Width Value for Improving Register File Reliability, in DSN 2006.
Kişisel Bilgiler
Soyadı, adı : HANAY, Y. Sinan Uyruğu : T.C.
Doğum tarihi ve yeri : 14.04.1983 Erzurum Medeni hali : Bekar
Telefon : 0 (312) 221 10 48 Faks : 0 (312) 292 40 91 e-mail : hanay@etu.edu.tr
Eğitim
Derece Eğitim Birimi Mezuniyet tarihi Lisans Sabancı Üniversitesi / Mikroelektronik 2005
İş Deneyimi
Yıl Yer Görev
2004-2006 TOBB ETÜ Araştırma Görevlisi
Yabancı Dil İngilizce
Yayınlar
Y. Sinan Hanay, et al. “Formation Control with Potential Functions and Newton Iteration” ,European Control Conference 2007, Greece