Ünlü ÇeĢitleri

O objetivo deste trabalho foi propor tolerância a falhas em uma arquitetura reconfigurável de granularidade grossa (CGRA), através de uma técnica implementada no mecanismo de mapeamento e que se utiliza da redundância de hardware para tolerar falhas permanentes. O requisito fundamental desta solução foi propor uma modificação no algoritmo do escalonador, de modo que não afetasse o tempo de execução da heurística, que deveria ser compatível com o tempo de execução da arquitetura na versão original. A solução partiu do princípio de que o mecanismo proposto não faria detecção de falhas, e que a detecção deveria ser realizada por um outro mecanismo fora do escopo do trabalho. Então, foram desenvolvidas duas aplicações, que injetam falhas nas unidades funcionais (UFs) e nos componentes de conexão, e em seguida foi realizado um teste a fim de verificar se a UF e/ou o componente de conexão estava com falhas, caso estivessem, as UFs seriam isoladas.

Diversos experimentos foram realizados para avaliar a solução proposta. Foram mostrados os resultados relativos a média das configurações geradas e o tempo para mapeamento das aplicações versus o percentual por taxas de falhas de 1%, 10%, 20%, 50% e 80%. Para tal, foram utilizados dois tamanhos diferentes de arquitetura, Como dito anteriormente, foi considerado o mapeamento das aplicações em uma arquitetura com um número limitados de UFs e componentes de conexão. Porém, o tradutor binário, responsável por realizar o mapeamento das instruções, não obteve resultados satisfatórios por não conseguir mapear algumas aplicações em uma arquitetura mais reduzida. Percebemos que, a medida que foram aumentando as taxas de falhas, as quantidades de configurações geradas também aumentaram, contudo isto depende de qual UF e/ou componente de conexão foi injetada a falha.

O tempo de geração das configurações, que consiste no mapeamento das instruções na arquitetura, é um fator fundamental para esta solução que visa realizar o mapeamento em tempo de execução. O tempo médio foi da ordem de microssegundos, promovendo um ganho de até 8 ordens de grandeza quando comparado a soluções de estado da arte encontradas na literatura. Por isso a solução proposta tentou alterar o mínimo a heurística gulosa do algoritmo, e causou baixo impacto nesse tempo, que continuou sendo na ordem de

microssegundos. Contudo, percebemos que perdemos muitos componentes, devido a característica gulosa do algoritmo.

Como trabalhos futuros, duas estratégias de melhoramento da heurística podem ser propostas. Replicação das UFs, que consiste em adicionar uma cópia de cada UF crítica da arquitetura. O objetivo é, caso falhe uma UF e/ou um componente de conexão, o TB consiga realizar o mapeamento das instruções e utilize todas as UFs da arquitetura. A outra proposta consiste em alterar a heurística gulosa para que o algoritmo consiga enxergar outras UFs, mesmo se houver falha na UF testada atual. Essa alteração pode causar impacto no tempo de mapeamento e na qualidade do escalonamento. Outra proposta de trabalho futuro desta dissertação é fazer uma análise na arquitetura, do tempo em que é levado para configurar os bits e executar as instruções das aplicações, depois da técnica de tolerância a falhas. Por fim, o mecanismo de detecção de falhas e a inclusão de tolerância a falhas nos outros componentes do sistema, como memória e processador também podem ser citados como trabalhos futuros.

REFERÊNCIAS

ANDERSON, T. LEE, P. A. 1981. Fault tolerance _{– principles and pratice.} Englewood Cliffs. 1981.

ARAGÃO, SOUZA. Uma arquitetura sistólica para solução de sistemas lineares implementada com circuitos FPGAs. 1998. Tese de Doutorado. Instituto de Ciências Matemáticas e de Computação.

ABDELBARR, Mostafa; AL-FARHAN, Altaf. A Highly Parallel Area Efficient S- Box Architecture for AES Byte-Substitution. In: Proceeding the 2nd International Conference on Security Science and Technology (ICSST 2014) to be held March. 2014. p. 20-21.

AZAD, Siavoosh Payandeh; FARAHINI, Nasim; HEMANI, Ahmed. Customization methodology of a Coarse Grained Reconfigurable architecture. In: NORCHIP, 2014. IEEE, 2014. p. 1-4.

ALEXANDER KLAIBER, The Technology Behind Crusoe Processors, White Paper, Transmeta Corporation, 2000.

AHARONOV, DORIT; KITAEV, ALEXEI; PRESKILL, JOHN. Fault-tolerant quantum computation with long-range correlated noise. Physical review letters, v. 96, n. 5, p. 050504, 2006.

ANGHEL, L., ALEXANDRESCU, D., NICOLAIDIS, M. 2000. Evaluation of soft error tolerance technique based on time and/or space redudancy. Proc. ICSD. pp. 237-242., 2000.

AZEEM, MUHAMMAD MOAZAM et al. Error recovery technique for coarse- grained reconfigurable architectures. In: Design and Diagnostics of Electronic Circuits & Systems (DDECS), 2011 IEEE 14th International Symposium on. IEEE, 2011. p. 441-446.

AVIZIENS, A. 1997. Toward systematic design of fault-tolerant systems. IEEE COMPUTER. 4, 1997, Vol. 30.

ALTERA. Disponível em: www.altera.com. 2014.

BONDALAPATI, K., PRASANNA, V. 2002. Reconfigurable computing systems. Proceedings of the IEEE. 90(7), 2002, Vols. 1201-1217.

COMPTON, K., HAUCK, S. 2008. Automatic design of reconfigurable domain specific flexible. IEEE Trans. Very Large Scale Intergr. Syst. 16(5), 2008, Vols. 493-503.

CHOI, KIYOUNG. Coarse-grained reconfigurable array: Architecture and application mapping. IPSJ Transactions on System LSI Design Methodology, v. 4, p. 31-46, 2011.

DEHON, A., NAEIMI, H. 2005. Seven Strategies for Toleranting Highly Defective Fabrication. IEEE Design & Test of Computers. 4, 2005, Vol. 22.

EISENHARDT, SVEN et al. Spatial and Temporal data path remapping for fault- tolerant coarse-grained reconfigurable architectures. In: Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT), 2011 IEEE International Symposium on. IEEE, 2011. p. 382-388.

EBELING, C., DARREN C.C, FRANKLIN, P., FISHER, C. 1996. RaPiD: A configurable. University of Washing- ton Department of Computer Science . 1996.

FERREIRA, R. S., FILHO, W. D. M. 2012. A hardware-assisted modulo scheduling, placement and routing algorithm for strem computing in coarse grained reconfigurable architectures. Symposium on Integraded Circuits and Systems Design - XI Microelectronics Students Forum (SForum). 2012.

FEOFILOF, Paulo; Algoritmos em linguagem C (2009).

FISHER, J. A., FARABOSCHI, P., YOUNG, C. Embedded Computing: A Vliw Approach to Architecture, Compilers and Tools. 1st Edition. New York: Morgan Kaufmann, 2005.

FERREIRA, R., VENDRAMINI, J., NACIF, M. 2011. Dynamic reconfigurable multicast interconnections by using radix-4 multistage networks in fpga. In Industrial Informatics (INDIN). 2011.

GOLDSTEIN, S. C., SCHIMIT, H., BUDIU, M., CADAMBI, S., MOE, M., TAYLOR, R. R. 2000. Piperench: A Reconfigurable Architecture and Compiler. IEEE Computer. 33(4), 2000.

GUANG, Liang et al. Embedding fault-tolerance with dual-level agents in many- core systems. In: MEDIAN Workshop, EU COST Action IC1103 Median. 2012. p. 41-44.

GIZOPOULOS, D et al. Architectures for Online Error Detection and Recovery in Multicore Processors, Design, Automation and Test in Europe (DATE), IEEE/ACM, Grenoble, France, March 2011.

HAN, KYUSEUNG; LEE, GANGHEE; CHOI, KIYOUNG. Software-Level Approaches for Tolerating Transient Faults in a Coarse-GrainedReconfigurable Architecture. Dependable and Secure Computing, IEEE Transactions on, v. 11, n. 4, p. 392-398, 2014.

HOFFMANN, MARTIN et al. Effectiveness of fault detection mechanisms in static and dynamic operating system designs. In:Object/Component/Service- Oriented Real-Time Distributed Computing (ISORC), 2014 IEEE 17th International Symposium on. IEEE, 2014. p. 230-237.

HAN, K., LEE, G., CHOI, KIYOUNGi. Software-Level Approaches to Implementing. 2013.

HARTENSTEIN, R. 2001. Coarse Grain Reconfigurable Architecture. Proceedings of Asia and South Pacific Desing Automation Conference. 2001.

HAUSER, J and WAWRZYNEK, J. 1997. Garp: A MIPS processor with a recon. In Proceedings of the IEEE Symposium on Field-Programmable Custom Computing Machines (FCCM). 1997.

HOO, C. H., KUMAR, A. 2012. An area-efficient partially reconfigurable. Field Programmable. 2012.

HOUGHTON, A. D. 1997. The Engineer's Error Coding Handbook. Chapman & Hall. 1997.

JAIMINI, S. Patel., DEEPALI, H. SHAH. 2014. Different Types of Fault Tolerant Techniques. International Journal of Software e Hardware Research in Engineering. 3, 2014, Vol. 2.

JAFRI, SYED MAH et al. Design of a fault-tolerant coarse-grained. In: Quality Electronic Design (ISQED), 2010 11th International Symposium on. IEEE, 2010. p. 845-852.

JAFRI, SYED MAH, et al. Private reliability environments for efficient fault- tolerance in CGRAs. Design Automation for Embedded Systems (2014): 1-33. JANSCH-PORTO, I.E.S., WEBER, T.S. 1997. Recuperação em Sistemas Distribuídos. Jornada de Atualização em Informática. XVII, 1997, Vols. pp. 263- 310.

JOHNSON, B.W. 1984. Fault-Tolerant Microprocessor _{– Based Systens.} IEEE Micro. 1984, Vol. 4.

KUON, I., R, TESSIER., J, ROSE. 2007. FPGA Architecture: Survey and Challenges. Foundation and Trends in Electronic Design Automation. 2007, Vol. 2.

KANG, JIHOON et al. Selective validations for efficient protections on Coarse- Grained Reconfigurable Architectures. In: Application-Specific Systems, Architectures and Processors (ASAP), 2013 IEEE 24th International Conference on. IEEE, 2013. p. 95-98.

LAPRI, J. C. 2006. Dependable computing and fault-tolerance: concepts and terminology. International Symposium on System-on-Chip. 2006.

LOPES, V. D. 2013. Uma heurística polinomial para escalonamento de loops em arquiteturas Reconfiguráveis de grão grosso. Master’s thesis. 2013. MARTIN, S. JAN, K., ZDENEK, K. 2010. Modern Fault Tolerant Architectures Based on Partial Dynamic Reconfiguration in FPGAs. IEEE. 173-176, 2010. MEI, ., VERNALDE, S., VERKEST, D., MAN, DE., LAUWEREINS, R. 2003. Exploiting Loop-Level Parallelism on Coarse- Grained Reconfigurable. Design, Automation and Test Europe. 2003.

MEIRELES, W. D. M. 2014. Virtualização e execução de algoritmos em pfga. Estudo de caso: um algoritmo modulo scheduling para arranjo reconfiguráveis de grão grosso. Dissertação de Mestrado. 2014.

NAGELDINGER, U. 2001. Coarse-grained Reconfigurable Architectures Design Space. University of Kaiserslautern. 2001.

PRADHAN, D. K. 1996. Fault-Tolerant System Design. New Jersey : Prentice Hall, 1996.

POCEK, Kenneth; TESSIER, Russell; DEHON, André. Birth and adolescence of reconfigurable computing: A survey of the first 20 years of field-programmable custom computing machines. In: Highlights of the First Twenty Years of the IEEE International Symposium on Field-Programmable Custom Computing Machines. 2013. p. 3-19.

RAU, B. R. 1994. Iterative modulo scheduling: an algorithm for software pipelining loops. Em Proceedings of the 27th annual international symposium on Microarchitecture. 1994.

SEAL, D. 2000. ARM Architecture Reference Manual. AddisonWesley. 2000. SYED, M. A. H., JAFRI, S. J., PIESTRAK, O. S., SEBASTIEN, P. 2010. Design of a Fault-Tolerant Coarse-Grained. 2010.

SCHWEIZER, THOMAS, et al. Low-cost tmr for fault-tolerance on coarse- grained reconfigurable architectures. Reconfigurable Computing and FPGAs (ReConFig), 2011 International Conference on. IEEE, 2011.

SANCHEZ, E et al. Static and dynamic configurable systems.Computers, IEEE Transactions on, v. 48, n. 6, p. 556-564, 1999.

TANIGAWA. K., ZUYAMA, T., UCHIDA. T., HIRONAKA, T. 2008. Exploring Compact Design on High Troughput Coarse Grained Reconfigurable Architectures. Field Programmable Logic and Applications. 2008, Vols. 543- 546.

TEHRE, VAISHALI; KSHIRSAGAR, RAVINDRA. Survey on coarse grained reconfigurable architectures. International Journal of Computer Applications, v. 48, n. 16, p. 1-7, 2012.

VAN AS, S. WONG, AND G. BROWN. _{ρ-VEX: A Reconfigurable and}

Extensible VLIW Processor. in Proceedings of the FPT. IEEE, 2008.

WEBER, T.,JANSCH-PÔRTO, I., WEBER, R. Fundamentos de tolerância a falhas. no X congresso da Sociedade Brasileira de Computação. 2002.

WEIS, SEBASTIAN, et al. Architectural support for fault tolerance in a teradevice dataflow system. International Journal of Parallel Programming(2014): 1-25.

WONG, Stephan; VAN AS, Thijs; BROWN, Geoffrey. ρ-VEX: A reconfigurable and extensible softcore VLIW processor. In: ICECE Technology, 2008. FPT 2008. International Conference on. IEEE, 2008. p. 369-372.

YOON, DOE HYUN et al. FREE-p: Protecting non-volatile memory against both hard and soft errors. In: High Performance Computer Architecture (HPCA), 2011 IEEE 17th International Symposium on. IEEE, 2011. p. 466-477.

YASUURA, H. et al. Embedded system design using soft-core processor and valenc. Journal of Information Science and Engineering, [S.1.], V.14, n.3, p.587-603, Aug, 1998.